محاكاة VHDL الرقمية مع TINACloud

VHDL (لغة وصف الأجهزة ذات الدوائر المتكاملة عالية السرعة) هي لغة وصف للأجهزة القياسية IEEE تستخدم من قبل المصممين الإلكترونيين لوصف ومحاكاة الرقاقات والأنظمة الخاصة بهم قبل التصنيع.

يتضمن TINACloud الآن محرك محاكاة رقمي قوي VHDL. يمكن تحويل أي دائرة رقمية في TINACloud تلقائيًا إلى كود VHDL وتحليلها كتصميم VHDL. بالإضافة إلى ذلك ، يمكنك تحليل مجموعة واسعة من الأجهزة المتوفرة في VHDL وتحديد المكونات والأجهزة الرقمية الخاصة بك في VHDL. الميزة الكبيرة لـ VHDL ليست فقط أنها معيار IEEE ، ولكن أيضًا يمكن تحقيقها تلقائيًا في أجهزة منطق قابلة للبرمجة مثل FPGAs و CPLDs.

يمكن لـ TINACloud إنشاء رمز VHDL يمكن توليفه إلى جانب ملف UCF المقابل إذا تم تحديد خانة الاختيار إنشاء رمز للت توليف في قائمة التحليل / الخيارات. يمكنك حفظ ملفات VHD و UCF التي تم إنشاؤها باستخدام الأمر "Create VHD & UCF ​​File" في قائمة T&M. يمكنك قراءة هذه الملفات باستخدام Webpack الأداة المساعدة المجانية Xilinx ، وإنشاء ملف الدفق الصغير الذي يصف تنفيذ التصميم ثم تحميله على شرائح Xilinx FPGA.

مثال: الدائرة التالية هي عداد ، المعرفة في VHDL.

قم بتشغيل المحاكاة عبر الإنترنت باستخدام TINACloud بالنقر فوق الصورة

تشغيل تحليل / محاكاة VHDL الرقمية ، يعطي الرسم البياني التالي:

محاكاة VHDL الرقمية ، صورة 3

إذا قمت بالنقر فوق كتلة "عداد" وفي خط HDL ، فاضغط على الزر ... يمكنك رؤية رمز VHDL الذي يحدد عداد

مكتبة ieee؛ استخدم ieee.std_logic_1164.all ؛ استخدام ieee.std_logic_arith.all ؛ -------------------------------------------------- - عداد ENTITY هو المنفذ (clock: in std_logic ؛ clear: in std_logic؛ QA، QB، QC، QD: out std_logic)؛ نهاية العداد ؛ -------------------------------------------------- - العمارة behv من العداد هي إشارة Pre_Q: غير موقعة (3 down to 0)؛ BEGIN - الوصف السلوكي لعملية العداد (ساعة ، واضح) يبدأ إذا كان واضحًا = '1' ثم Pre_Q <= "0000"؛ elsif (clock = '1' و clock'event) ثم QA <= Pre_Q (0)؛ QB <= Pre_Q (1) ؛ QC <= Pre_Q (2) ؛ QD <= Pre_Q (3) ؛ Pre_Q <= Pre_Q + 1؛ إنهاء إذا؛ إنهاء العملية؛ انتهى behv. 

في TINA ، يمكنك تغيير كود VHDL ورؤية التأثير على الفور.

تغيير الخط Pre_Q <= Pre_Q + 1. اعلى Pre_Q <= Pre_Q + 2. وأغلق مربع الحوار.

الآن تحليل / محاكاة VHDL الرقمية تعطي الرسم التالي:

محاكاة vhdl الرقمية ، صورة 4