محاكاة VHDL الرقمية مع TINACloud

VHDL (لغة وصف الأجهزة ذات الدوائر المتكاملة عالية السرعة) هي لغة وصف للأجهزة القياسية IEEE تستخدم من قبل المصممين الإلكترونيين لوصف ومحاكاة الرقاقات والأنظمة الخاصة بهم قبل التصنيع.

يتضمن TINACloud الآن محرك محاكاة رقمي قوي VHDL. يمكن تحويل أي دائرة رقمية في TINACloud تلقائيًا إلى رمز VHDL وتحليلها على أنها تصميم VHDL. بالإضافة إلى ذلك ، يمكنك تحليل مجموعة واسعة من الأجهزة المتوفرة في VHDL وتحديد المكونات والأجهزة الرقمية الخاصة بك في VHDL. الميزة الكبيرة لـ VHDL ليست فقط أنها معيار IEEE ، ولكن أيضًا يمكن تحقيقه تلقائيًا في الأجهزة المنطقية القابلة للبرمجة مثل FPGAs و CPLDs.

يمكن لـ TINACloud إنشاء رمز VHDL قابل للتركيب مع ملف UCF المقابل إذا تم تعيين مربع اختيار إنشاء رمز قابل للتركيب في قائمة التحليل / الخيارات. يمكنك حفظ ملفات VHD و UCF التي تم إنشاؤها باستخدام الأمر "إنشاء ملف VHD & UCF" في قائمة T&M. يمكنك قراءة هذه الملفات باستخدام Webpack الأداة المساعدة المجانية Xilinx ، وإنشاء ملف دفق البت الذي يصف تنفيذ التصميم ثم تحميله على رقائق Xilinx FPGA.

مثال: الدائرة التالية هي عداد ، المعرفة في VHDL.

قم بتشغيل المحاكاة عبر الإنترنت باستخدام TINACloud بالنقر فوق الصورة

تشغيل تحليل / محاكاة VHDL الرقمية ، يعطي الرسم البياني التالي:

إذا نقرت على كتلة "Counter" وفي خط HDL ، اضغط على الزر ... يمكنك رؤية رمز VHDL الذي يحدد العداد

مكتبة ieee ؛ استخدم ieee.std_logic_1164.all ؛ استخدم ieee.std_logic_arith.all ؛ -------------------------------------------------- - عداد ENTITY هو المنفذ (الساعة: في std_logic ؛ واضح: في std_logic ؛ QA ، QB ، QC ، QD: خارج std_logic) ؛ عداد النهاية -------------------------------------------------- - هيكل العداد هو إشارة Pre_Q: غير موقعة (3 إلى 0) BEGIN - يبدأ الوصف السلوكي لعملية العداد (ساعة ، مسح) إذا كان واضحًا = '1' ثم Pre_Q <= "0000" ؛ elsif (الساعة = '1' والساعة'حدث) ثم QA <= Pre_Q (0) ؛ QB <= Pre_Q (1) ؛ QC <= Pre_Q (2) ؛ QD <= Pre_Q (3) ؛ Pre_Q <= Pre_Q + 1 ؛ إنهاء إذا؛ إنهاء العملية؛ نهاية السلوك ؛

في TINA ، يمكنك تغيير كود VHDL ورؤية التأثير على الفور.

تغيير الخط Pre_Q <= Pre_Q + 1. اعلى Pre_Q <= Pre_Q + 2. وأغلق مربع الحوار.