محاكاة VHDL في TINA المضمنة في جميع الإصدارات

محاكاة VHDL في TINA المضمنة في جميع الإصدارات

VHDL (لغة وصف الأجهزة ذات الدوائر المتكاملة عالية السرعة) هي لغة وصف للأجهزة القياسية IEEE تستخدم من قبل المصممين الإلكترونيين لوصف ومحاكاة الرقاقات والأنظمة الخاصة بهم قبل التصنيع.

تتضمن إصدارات TINA 7 والإصدارات الأحدث الآن محرك محاكاة VHDL رقمي قوي. يمكن تحويل أي دائرة رقمية في TINA تلقائيًا إلى كود VHDL وتحليلها كتصميم VHDL. بالإضافة إلى ذلك ، يمكنك تحليل مجموعة واسعة من الأجهزة المتوفرة في VHDL وتحديد المكونات والأجهزة الرقمية الخاصة بك في VHDL. الميزة الكبيرة لـ VHDL ليست فقط أنها معيار IEEE ، ولكن أيضًا يمكن تحقيقها تلقائيًا في أجهزة منطق قابلة للبرمجة مثل FPGAs و CPLDs.

يمكن لـ TINA إنشاء رمز VHDL قابل للتوليف مع ملف UCF المقابل إذا تم تحديد خانة الاختيار إنشاء رمز قابل للت توليف في قائمة التحليل / الخيارات. يمكنك حفظ ملفات VHD و UCF التي تم إنشاؤها باستخدام الأمر "Create VHD & UCF ​​File" في قائمة T&M. يمكنك قراءة هذه الملفات باستخدام Webpack الأداة المساعدة المجانية Xilinx ، وإنشاء ملف الدفق الصغير الذي يصف تنفيذ التصميم ثم تحميله على شرائح Xilinx FPGA.

مثال: الدائرة التالية هي عداد ، المعرفة في VHDL.
محاكاة VHDL الرقمية ، صورة 1
تشغيل تحليل / محاكاة VHDL الرقمية ، يعطي الرسم البياني التالي:
محاكاة VHDL ، صورة 2
إذا قمت بالنقر نقرًا مزدوجًا فوق كتلة العداد في TINA واضغطت على زر إدخال ماكرو ، يمكنك رؤية رمز VHDL الذي يحدد العداد:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

في TINA ، يمكنك تغيير كود VHDL ورؤية التأثير على الفور.

تغيير الخط Pre_Q <= Pre_Q + 1. اعلى Pre_Q <= Pre_Q + 2. وأغلق مربع الحوار.

الآن تحليل / الرقمية محاكاة VHDL غلة الرسم البياني التالي

يمكنك أيضًا دراسة هذه الدائرة في TINA الوضع التفاعلي.