HDL Debugger: تصحيح رموز VHDL و Verilog

يصعب بوجه خاص تصحيح برامج HDL بسبب العمليات المتزامنة في هذه اللغات.

ميزة رائعة في TINA هي أن مصحح HDL مدمج الآن.

تنفيذ رموز VHDL و Verilog بيان ببيان (الخطوة)
تنفيذ البرامج الثانوية كعبارة واحدة (Step Over)
أضف نقاط التوقف (تبديل نقاط الفصل) ، والعمل باستمرار (ابدأ) والتوقف عند نقاط التوقف.
ضع المتغيرات والإشارات والكائنات الأخرى ضمن علامة التبويب "الساعات" وشاهد قيمتها أثناء تصحيح الأخطاء.
عرض جميع نقاط التوقف والكائنات الموجودة ضمن علامتي التبويب Breakpoints and Localals في أسفل نافذة مصحح HDL.