Rəqəmsal Veriloq Simulyasiyası

Digital Verilog Elektron Circuit Simulation

Jump to TINA Main Page & General Information

TINA da güclü rəqəmsal Verilog simulyasiya mühərriki daxildir. Veriloqun VHDL ilə müqayisədə üstünlüyü öyrənmək və anlamaq daha asandır, lakin VHDL-də daha çox xüsusiyyətlər var.

TINA Verilog modellərini və digər dijital komponentləri sentezlenebilen VHDL kodunu tərcümə edə bilər və Xilinx'in Webpack proqramını istifadə edərək, dizaynın tətbiqini təsvir edən bit axın faylını yarada və Xilinx FPGA fişlərinə yükləyə bilərsiniz.

Aşağıdakı dövrə VHDL və Verilog istifadə edərək, eyni tam ötürücü dövrəni müqayisə edir.

Şematik hissə eynidır, yalnız makrolarda kodlar fərqlidir.

Siz VHDL və ya Veriloq makrolarını iki dəfə cütləşdirə və bütün detalları görmək və isterseniz kodu redaktə etmək üçün Makroyu Girin düyməsini basın:

Əsas hissələr çox oxşardır:

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Analiz menyusundan Digital Timing Analizi işlədilir. Aşağıdakı diaqram görünür:

Hər iki modeldən gələn çıxış sinyalleri tam olaraq eyni olduğunu görə bilərsiniz.