TINACloud ilə Digital VHDL Simulation

VHDL (VHSIC (Very High Speed ​​Integrated Circuits) Hardware Description Language) elektronik dizaynerlər tərəfindən istehsaldan əvvəl fişlərini və sistemlərini təsvir etmək və simulyasiya etmək üçün istifadə olunan IEEE standart hardware təsviri dilidir.

TINACloud indi güclü rəqəmsal VHDL simulyasiya mühərriki daxildir. TINACloud-da hər hansı bir rəqəmsal dövrə avtomatik olaraq bir VHDL koduna çevrilə və VHDL dizaynı kimi təhlil edilə bilər. Bundan əlavə, VHDL-də mövcud olan geniş çeşidli avadanlıqları təhlil edə və VHDL-də öz rəqəmsal komponentlərini və avadanlıqlarını müəyyən edə bilərsiniz. VHDL-nin böyük üstünlüyü yalnız bir IEEE standartı deyil, həm də FPGA və CPLD kimi proqramlaşdırıla bilən məntiq cihazlarında avtomatik olaraq həyata keçirilə bilər.

Analiz / Seçimlər menyusunda Sintezləşdirilən kod yaradın onay qutusu yaradılmışsa, TINACloud müvafiq UCF faylı ilə birlikdə sintezləşdirilə bilən VHDL kodu yarada bilər. T & M menyusundan yaradılan VHD və UCF fayllarını "VHD & UCF ​​faylını yaradın" əmri ilə saxlaya bilərsiniz. Bu faylları Xilinxin pulsuz proqram təminatı ilə oxuya bilərsiniz, dizaynın tətbiqini təsvir edən bit-stream faylını yaradır və sonra Xilinx FPGA fişlərinə yükləyə bilərsiniz.

Məsələn: Aşağıdakı dövr VHDL-də müəyyən edilmiş bir sayğacdır.

Şəkil çəkməklə TINACloud ilə online simulyasiyanı işləyin

Running Analysis / Digital VHDL simulyasiyası aşağıdakı diaqramı verir:

Digital VHDL Simulation, şəkil 3

"Counter" blokunu və HDL xəttini basın ... düyməsini basarsanız, VHDL kodunu Counter

kitabxana ieee; ieee.std_logic_1164.all istifadə edin; istifadə ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY counter, portdur (saat: std_logic; aydın: std_logic; QA, QB, QC, QD: out std_logic); END counter; -------------------------------------------------- - MİMARLIK əks sayğacdır Pre_Q: işaretsiz (3 aşağı 0); BEGIN - əks prosesin davranış təsviri (saat, açıq) ifşa əgər = '1' sonra Pre_Q <= "0000"; elsif (saat = '1' və saat'event) sonra QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; əgər; bitmə prosesi; END behv; 

TINA'da VHDL kodunu dəyişə və dərhal təsirini görə bilərsiniz.

Xəttin dəyişdirilməsi Pre_Q <= Pre_Q + 1; yuxarıdan Pre_Q <= Pre_Q + 2; və dialoqu bağlayın.

İndi Analiz / Digital VHDL simulyasiyası aşağıdakı diaqramı verir:

Digital vhdl simulyasiyası, şəkil 4