TINACloud ilə Digital VHDL Simulation

VHDL (VHSIC (Very High Speed Integrated Circuits) Hardware Description Language) elektronik dizaynerlər tərəfindən istehsaldan əvvəl fişlərini və sistemlərini təsvir etmək və simulyasiya etmək üçün istifadə olunan IEEE standart hardware təsviri dilidir.

TINACloud indi güclü bir rəqəmsal VHDL simulyasiya mühərriki daxildir. TINACloud-da hər hansı bir rəqəmsal dövrə avtomatik olaraq VHDL koda çevrilərək VHDL dizaynı olaraq təhlil edilə bilər. Bundan əlavə, VHDL-də mövcud geniş çeşidli cihazları təhlil edə və VHDL-də öz rəqəmsal komponentlərinizi və aparatlarınızı təyin edə bilərsiniz. VHDL-in böyük üstünlüyü yalnız IEEE standartı olması deyil, həm də FPGA və CPLD kimi proqramlaşdırılmış məntiq cihazlarında avtomatik olaraq həyata keçirilə bilməkdir.

Analiz / Seçimlər menyusunda Sintez edilə bilən kod yaradın onay qutusu qoyulubsa, TINACloud müvafiq UCF faylı ilə birlikdə sintez edilə bilən bir VHDL kodu yarada bilər. Yaradılan VHD və UCF sənədlərini T&M menyusundakı “VHD & UCF File yarat” əmri ilə saxlaya bilərsiniz. Bu sənədləri Xilinx-in pulsuz proqramı Webpack ilə oxuya, dizaynın tətbiqini izah edən bit axını faylını yarada və sonra Xilinx FPGA çiplərinə yükləyə bilərsiniz.

Məsələn: Aşağıdakı dövr VHDL-də müəyyən edilmiş bir sayğacdır.

Şəkil çəkməklə TINACloud ilə online simulyasiyanı işləyin

Running Analysis / Digital VHDL simulyasiyası aşağıdakı diaqramı verir:

“Sayğac” blokuna basarsanız və HDL xəttində… düyməsini basarsanız, sayğacı təyin edən VHDL kodunu görə bilərsiniz.

kitabxana ieee; ieee.std_logic_1164.all istifadə edin; ieee.std_logic_arith.all istifadə edin; -------------------------------------------------- - ENTITY sayğacı portdur (saat: std_logic; aydın: std_logic; QA, QB, QC, QD: out std_logic); END sayğac; -------------------------------------------------- - Sayğacın MİMARLIQ davranışı Pre_Q siqnalıdır: imzasız (3 aşağı 0); BEGIN - sayğac prosesinin davranış təsviri (saat, aydın) aydın olduqda başlayır = '1' sonra Pre_Q <= "0000"; elsif (saat = '1' və clock'event) sonra QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; son; bitmə prosesi; END behv;

TINA'da VHDL kodunu dəyişə və dərhal təsirini görə bilərsiniz.

Xəttin dəyişdirilməsi Pre_Q <= Pre_Q + 1; yuxarıdan Pre_Q <= Pre_Q + 2; və dialoqu bağlayın.