10. FET Gücləndirici dizaynı
Cari - 10. FET Gücləndirici dizaynı
ÖNCEKİ - 9. FET Gücləndiricinin təhlili
FET Gücləndirici dizaynı
İndi bu fəsildə təqdim olunan FET amplifikatör analizinin FET gücləndiricilərinin dizaynına uzanmasını araşdırırıq. Dizayn problemindəki bilinməyənləri müəyyən etməyə çalışacağıq və bu bilinməyənlərin həlli üçün tənliklər hazırlayırıq. Ən elektronik dizaynda olduğu kimi, tənliklərin sayı bilinməyən sayından az olacaq. Əlavə məhdudiyyətlər müəyyən ümumi məqsədlərə (məsələn, minimum qiymətə, parametr dəyişikliyinə görə yerinə yetirilən performansın az dəyişməsinə) uyğun olaraq müəyyən edilir.
10.1 The CS Amplifier
Bu bölmədə bir CS yükselticisinin dizayn proseduru təqdim olunur. JFET-ni və tükənməz MOSFET amplifikat dizaynını mütəşəkkil qaydaya salacağıq. Buna baxmayaraq görünə bilər
dizaynı çox rutin bir prosesə endirmək, sonradan bir neçə dəyişiklik tələb oluna biləcəyi üçün hər addımın mənşəyini başa düşdüyünüzə özünüzü inandırmalısınız. Bir CS gücləndiricisi dizayn etmək üçün etdiyiniz addımları düşünmədən "bağlamaq" istəyirsinizsə, bu müzakirənin bütün nöqtəsini itirdiniz. Bir mühəndis olaraq, olan şeyləri etməyə çalışırsınız yox müntəzəm. Teoriyi mütəşəkkil bir yanaşma halına gətirmək nə edəcəyinizdir. Başqaları artıq etdiyiniz yanaşmaları sadəcə tətbiq etməyəcəksiniz.
Gücləndiricilər istənilən xüsusiyyətlərin tranzistor hüdudları daxilində olduğunu nəzərə alaraq qazanc tələblərinə cavab verəcək şəkildə hazırlanmışdır. Təchizat gərginliyi, yük müqaviməti, gərginlik artımı və giriş müqaviməti (və ya cari qazanc) ümumiyyətlə müəyyən edilir. Dizaynerin işi müqavimət dəyərlərini seçməkdir R1, R2, RDvə RS. Prosedurdakı addımları təqib etdiyinizdə Şəkil 40-ə baxın. Bu prosedur bir cihazın seçildiyini və onun xüsusiyyətlərinin məlum olduğunu varsayar.
Şəkil 40 JFET CS gücləndiricisi
Birincisi, FET xarakteristik əyriləri doyma bölgəsində Q nöqtəsini seçin. Bir nümunə üçün Şəkil 40 (b) əyrilərinə baxın. Bu müəyyən edir VDSQ, VGSQvə IDQ.
İndi çıxış loopunda iki rezistor üçün həll edirik, RS və RD. İki nominallıq olduğundan, iki müstəqil tənlik tələb olunur. Biz yazaraq başlayırıq dc Drain-source loop ətrafında KVL tənliyi,
(58)
İki müqavimətçi cəminin həlli üçün məhsul verir
(59)
(60)
Müqavimət, RD, bu tənlikdə tək unknowndir. Çözüm RD İki həlli olan bir kvadratik tənlikdə, bir mənfi və bir müsbət nəticələr. Müsbət həll isə nəticə verir RD > K1beləliklə mənfi bir məna daşıyır RSyeni bir Q nöqtəsi seçilməlidir (yəni, dizaynı yenidən başladın). Əgər müsbət həll verirsə RD < K1davam edə bilərik.
İndi RD bilinir, biz həll edirik RS tənliyi (59) istifadə edərək, drenaj-to-mənbə loop tənliyi.
(61)
ilə RD və RS bilinir, yalnız tapmaq lazımdır R1 və R2.
Kapı mənbəyi loopu üçün KVL tənliyinin yenidən yazılması ilə başlayırıq.
(62)
Gərginlik, VGS, əksinə polaritədir VDD. Beləliklə, müddəti IDQRS daha çox olmalıdır VGSQ böyüklükdə. Əks halda, VGG qarşı gələn polariteye sahib olacaq VDD, bu mümkün deyil (62).
İndi həll edirik R1 və R2 bu fərziyyəni VGG tapdı eyni polarlıq as VDD. Bu müqavimət dəyərləri, dəyərini tapmaqla seçilir RG cari mənfəət tənliyi və ya giriş müqavimətindən. Biz həll edirik R1 və R2.
(63)
Hal-hazırda Denklem (62) bir nəticəyə gəldiyini düşünün VGG budur əks polarite of VDD. Bunu həll etmək mümkün deyil R1 və R2. Davam etmək üçün praktik yol qoymaqdır VGG = 0 V. Beləliklə, 
. Çünki VGG (62), əvvəlcədən hesablanan dəyəri ilə müəyyən edilir RS İndi dəyişdirilməlidir.
Şəkil 41 - CS yükseltici
Şəkil 41-də bir kondansatörün bir hissəsini atlatmaq üçün istifadə edildiyi yerdir RS, yeni dəyərini inkişaf etdiririk RS aşağıdakı kimi olmuşdur:
(64)
Qiyməti RSdc is RS1 + RS2 və dəyəri RSac is RS1.
İndi yeni bir şey var RSdcdizaynda bir neçə əvvəlki addımı təkrarlamalıyıq. Bir daha müəyyənləşdiririk RD Drain-to-source loop üçün KVL istifadə.
(65)
Dizayn problemi, həm də hesablanmanın birinə çevrilir RS1 və RS2 bir qaynaq direncini tapmaq yerinə.
Yeni bir dəyər ilə RD of K1 - RSdc, bərabərlik (60) ilə geriləmə mənfəət ifadəsinə keçirik RSac Bunun üçün istifadə olunur ac daha çox tənlik RS. Dizayn proseduruna aşağıdakı əlavə addımlar əlavə edilməlidir:
Tapdıq RSac (sadəcə olaraq RS1) gərginlik mənbəyindən bərabərdir
(66)
RSac bu tənlikdə tək unknowndir. Bunun üçün həll tapırıq
(67)
İndi düşünək RSac müsbət olduğu, lakin daha az olduğu təsbit edildi RSdc. Bu gündən etibarən arzu edilən bir vəziyyət
(68)
Sonra bizim dizaynımız tamdır
(69)
Bunu düşünün RSac lakin müsbət olduğu təsbit edildi böyük çox RSdc. Gücləndirici gərginlik mənbəyi və Q-point seçildiyi kimi dizayn edilə bilməz. Yeni Q nöqtəsi seçilməlidir. Gərginlik çox yüksək olduqda, dizaynı hər hansı bir Q nöqtəsi ilə təsiri mümkün olmaya bilər. Fərqli bir tranzistor tələb oluna bilər və ya iki ayrı mərhələdən istifadə tələb oluna bilər.
10.2 CD amplifikatçısı
İndi CD JFET amplifikatçısı üçün dizayn prosedurunu təqdim edirik. Aşağıdakı miqdarlar müəyyən edilir: cari mənfəət, yük müqaviməti və VDD. Cari qazanc əvəzinə giriş müqaviməti göstərilə bilər. Aşağıdakı proseduru öyrənərkən Şəkil 39-un sxeminə baxın. Bir daha xatırlatırıq ki, nəzəriyyəni bir sıra addımlara endirmək prosesi bu müzakirənin vacib hissəsidir - həqiqi addımlar deyil.
Əvvəlcə Şəkil 20-nin köməyi ilə FET xarakterik əyrilərinin mərkəzində bir Q nöqtəsini seçin (“Fəsil 3: Qovşaq sahə effektli tranzistor (JFET)”). Bu addım müəyyənləşdirir VDSQ, VGSQ, IDQ və gm.
Yazarkən mənbəyə bağlı olan rezistor üçün həll edə bilərik dc Drain-to-source loop ətrafında KVL tənliyi.
(70)
bizdən olanları tapırıq dc dəyəri RS,
(71)
Daha sonra tapa bilərik ac müqavimət dəyəri, RSac, tənzimlənən cari mənfəət tənliyi, Equation (55) dən.
(72)
hara RG = Rin. Girişə qarşı müqavimət göstərilmirsə, buraxın RSac = RSdc və Equation (72) dan giriş müqavimətini hesablayın. Giriş müqaviməti kifayət qədər yüksək deyilsə Q-point yerini dəyişdirmək lazımdır.
If Rin müəyyənləşdirildikdə, hesablamaq lazımdır RSac Denklemden (72). Belə hallarda, RSac fərqlidir RSdcbiz bir hissəsini atlayaq RS bir kondansatör ilə.
İndi diqqətimizi giriş bias dövrəsinə çevirsən. Biz müəyyən edirik VGG tənliyi istifadə edərək,
(73)
Kaynak izləyicisi FET amplifikatöre və heç bir faz inversiyası istehsal olunmur VGG normal olaraq tədarük gərginliyi ilə eyni polarasiyadır.
İndi VGG bilinir, biz dəyərlərini təyin edirik R1 və R2 bias sxeminin Thevenin ekvivalentindən
(74)
JFET darvazasının tələb etdiyi mənfi gərginliyin aradan qaldırılması üçün lazım olan əks polaritə gərginliyini inkişaf etdirmək üçün SF-də kifayət qədər drenaj axını var. Buna görə normal gərginlik bölüşdürmələri istifadə edilə bilər.
Şəkil 44 - RS-in bir hissəsi olan CD-gücləndirici
İndi giriş müqavimətinin müəyyənləşdirilməsi probleminə qayıdırıq. Bunun bir hissəsini qəbul edə bilərik RS Şəkil 44-də olduğu kimi fərqli dəyərlərə gətirib çıxaran bir yol var RSac və RSdc. Çözmək üçün Equation (71) istifadə edirik RSdc. Bundan sonra icazə verək RG müəyyən dəyərinə bərabərdir Rinvə həll etmək üçün Equation (72) istifadə edin RSac.
Əgər RSac yuxarıda hesablanmışdır RSdc, dizaynı yan keçməklə həyata keçirilir RS2 bir kondansatör ilə. Unutmayın RSac = RS1 və RSdc = RS1 + RS2. Digər tərəfdən, RSac daha böyükdür RSdcQ nöqtəsi fərqli bir yere taşınmalıdır. Biz daha kiçik seçirik VDS beləliklə, artan gərginliyin azalmasına səbəb olur RS1 + RS2, Hansı edir RSdc daha böyük. Əgər VDS etmək üçün kifayət qədər azaldıla bilməz RSdc daha böyük RSac, sonra gücləndirici verilmiş cari qazancla dizayn edilə bilməz, Rin, və FET növü. Bu üç xüsusiyyətdən biri dəyişdirilməli və ya lazımi qazanc təmin etmək üçün ikinci gücləndirici mərhələdən istifadə edilməlidir.
10.3 SF Bootstrap Amplifikatçısı
İndi CD olaraq bilinən bir CD yükselticisinin bir varyasyonunu araşdırırıq SF (və ya CD) bootstrap FET gücləndiricisi. Bu dövr SF adlı xüsusi bir vəziyyətdir bootstrap circuit Şəkil 45-də təsvir edilmişdir.
Burada yanaşma maneə direğının yalnız bir hissəsi boyunca inkişaf edir. Bu, qaynaq müqavimət hissəsinin bir hissəsi boyunca bir kondansatör bypassının ehtiyacını azaldır və normal olaraq əldə edilə biləndən daha geniş bir giriş müqavimətinə çatır. Bu dizayn bizə FET-in yüksək impedans xüsusiyyətlərindən istifadə etmək imkanı verir ki, RG.
Şəkil 46 ekvivalent dövrəsi dövr əməliyyatını qiymətləndirmək üçün istifadə olunur
Şəkil 45 - Bootstrap mənbə təqibçisi
Biz bunu düşünürük iin cari vəziyyəti təxmin etmək üçün kifayət qədər kiçikdir RS2 as i1. Çıxış gərginliyi daha sonra olduğu təsbit edildi
(75)
hara
(76)
Əgər fərziyyə varsa iin etibarlı deyil, ifadə ilə əvəzlənir
(77)
Giriş verimində KVL tənliyi vin aşağıdakı kimi olmuşdur:
(78)
Cari, i1, cari bölücü əlaqələrindən,
(79)
Denklemlerin birləşməsi (79) və (78) verimləri,
(80)
Üçün ikinci tənlik vin döngünün ətrafında inkişaf edir RG və RS2 göstərildiyi kimi.
(81)
Biz aradan qaldırırıq vin Denklem (80) bərabərliyi (81) bərabərləşdirmək və həll etmək üçün iin almaq
(82)
Giriş müqaviməti, Rin = vin/iin, nəticə ilə Equation (81) tənliyi (82) bölünməsi nəticəsində aşkar olunur,
(83)
RG bu tənlikdə yeganə məlumdur, buna görə də,
(84)
Cari gəlirdir
(85)
İndi müşahidə ilə birlikdə əldə edilən tənliklərdən istifadə edə bilərik RS - RS2 = RS1 cari gəlir üçün həll etmək üçün.
(86)
Gərginlik qazanır
(87)
Denklemdeki (84) denklemci, numeratörden daha böyük olduğuna dikkat edin RG <(Rin-RS2). Bu, eyni ölçüdə bir ölçüyə malik olmadan böyük bir giriş müqavimətinə nail ola biləcəyini sübut edir RG.
