VHDL симулация в TINA, включена във всички версии
VHDL симулация в TINA, включена във всички версии
- VHDL-AMS симулация
- Симулация на Verilog
- Verilog-A & AMS симулация
- SystemVerilog симулация
- Симулация на SystemC
VHDL (VHSIC (Интегрални схеми с много висока скорост) Език за описание на хардуера) е стандартен език за описание на хардуера на IEEE, използван от електронните дизайнери за описване и симулиране на техните чипове и системи преди производството.
TINA версии 7 и по-високи сега включват мощен цифров VHDL симулационен двигател. Всяка цифрова верига в TINA може автоматично да се конвертира код VHDL и анализирани като VHDL дизайн. В допълнение, можете да анализирате широката гама от хардуер, наличен във VHDL и да определите свои собствени цифрови компоненти и хардуер във VHDL. Голямото предимство на VHDL е не само, че това е IEEE стандарт, но също така може да се реализира автоматично в програмируеми логически устройства като FPGA и CPLDs.
TINA може да генерира синтезируем VHDL код заедно със съответния UCF файл, ако в менюто Анализ / Опции е поставена отметка в квадратчето Генериране на синтезируем код. Можете да запазите създадените VHD и UCF файлове с командата „Създаване на VHD & UCF файл“ в менюто T&M. Можете да четете тези файлове с безплатната помощна програма Webpack на Xilinx, да генерирате файл с битов поток, описващ изпълнението на дизайна, и след това да го качите на Xilinx FPGA чипове.
Пример: Следната схема е брояч, дефиниран във VHDL.
Анализ на движение / Цифрова VHDL симулация, дава следната диаграма:
Ако щракнете двукратно върху блока Брояч в TINA и натиснете бутона Enter Macro, ще видите VHDL кода, определящ брояча:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
В TINA можете да промените кода VHDL и да видите ефекта веднага.
Променете линията Pre_Q <= Pre_Q + 1; по-горе до Pre_Q <= Pre_Q + 2; и затворете диалоговия прозорец.
Сега Анализ / Цифров VHDL симулация дава следната диаграма
Можете също да изучавате тази верига в TINA's Интерактивен режим.