Дигитална електронна симулация на вериги Verilog

Дигитална електронна симулация на вериги Verilog

Jump to TINA Main Page & General Information 

TINA включва и мощен цифров симулиращ Verilog двигател. Предимството на Verilog в сравнение с VHDL, че е по-лесно да се научат и разберат, но има повече функции във VHDL.

TINA може да преведе Verilog модели и други цифрови компоненти за synthesizable VHDL код и, като се използва Xilinx на Webpack софтуер, можете да генерирате файла бит поток, описващ изпълнението на проекта и след това да го качите на Xilinx FPGA чипове.

Следната верига сравнява същата пълна верига на суматора, използвайки VHDL и Verilog.
Цифрова симулация на Verilog, изображение 1

Схематичната част е същата, само кодовете в макросите са различни.

Можете да кликнете два пъти върху макросите VHDL или Verilog и да натиснете Enter Macro, за да видите пълните подробности и редактирайте кода, ако желаете:

Основните части са много сходни:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Ако сте стартирали Digital Timing Analysis от менюто Analysis. Ще се появи следната диаграма:

Можете да видите, че изходните сигнали от двата модела са абсолютно еднакви.