10. Дизайн с усилвател FET
ТОК - 10. Дизайн на усилвател с FET
ПРЕДИШЕН - 9. Анализ на FET усилвател
Дизайн с усилвател FET
Сега изследваме разширяването на анализа на FET усилвателя, представен по-рано в тази глава, за проектирането на FET усилватели. Ще се опитаме да дефинираме неизвестните в проектния проблем и след това да разработим уравнения за решаване на тези неизвестни. Както в повечето проекти за електроника, броят на уравненията ще бъде по-малък от броя на неизвестните. Допълнителните ограничения са установени, за да отговорят на определени общи цели (напр. Минимални разходи, по-малко отклонения в производителността поради промени в параметрите).
10.1 CS усилвател
Процедурата за проектиране на CS усилвател е представена в този раздел. Ние ще намали JFET и изчерпване MOSFET усилвател дизайн на организирана процедура. Докато това може да изглежда
сведете дизайна до много рутинен процес, трябва да се убедите, че разбирате произхода на всяка стъпка, тъй като впоследствие може да са необходими няколко вариации. Ако всичко, което правите, за да проектирате CS усилвател, е безмислено да се „включите“ в стъпките, които представяме, пропускате цялата същност на тази дискусия. Като инженер вие се стремите да правите неща, които са не рутина. Намаляването на теорията до организиран подход е това, което ще правите. Вие няма просто да приложите подходите, които другите вече са направили за вас.
Усилвателите са проектирани да отговарят на изискванията за усилване, като се приеме, че желаните спецификации са в обхвата на транзистора. Обикновено се посочват захранващото напрежение, съпротивлението на товара, усилването на напрежението и входното съпротивление (или усилването на тока). Работата на дизайнера е да избере стойностите на съпротивлението R1, R2, RD, и RS, Вижте Фигура 40, докато следвате стъпките в процедурата. Тази процедура предполага, че е избрано устройство и че неговите характеристики са известни.
Фигура 40 JFET CS усилвател
Първо, изберете Q-точка в областта на насищане на характеристичните криви на FET. За пример вижте кривите на фигура 40 (b). Това идентифицира VDSQ, VGSQ, и IDQ.
Сега решаваме за двата резистора в изходния цикъл, RS намлява RD, Тъй като има две неизвестни, ние изискваме две независими уравнения. Започваме с писане на dc KVL уравнение около изходната верига,
(58)
Решаването на сумата на двата резистора добиви
(59)
(60)
Съпротивата, RD, е единственото неизвестно в това уравнение. Решение за RD води до квадратично уравнение с две решения, едно отрицателно и едно положително. Ако положителното решение доведе до RD > K1, което означава отрицателно RS, трябва да бъде избрана нова Q-точка (т.е. рестартирайте дизайна). Ако се получи положителен разтвор RD < K1, можем да продължим.
Сега, RD е известно, ние решаваме за RS използвайки уравнение (59), уравнението на изходната верига.
(61)
с RD намлява RS известен, трябва само да намерим R1 намлява R2.
Започваме с пренаписване на KVL уравнението за веригата gate-source.
(62)
Напрежението, VGS, от обратната полярност VDD, Така терминът IDQRS трябва да бъде по-голяма от VGSQ по величина. В противен случай, VGG ще има обратната полярност от VDD, което не е възможно съгласно уравнение (62).
Сега решаваме за R1 намлява R2 ако приемем, че VGG е намерена същата полярност as VDD, Тези стойности на резистора се избират чрез намиране на стойността на RG от уравнението на ток-усилване или от входното съпротивление. Ние решаваме за R1 намлява R2.
(63)
Да предположим, че уравнението (62) води до a VGG което има обратна полярност of VDD, Не е възможно да се реши R1 намлява R2, Практическият начин да продължим е да оставим VGG = 0 V. Така, 
. Тъй като VGG е зададено с уравнение (62), предварително изчислената стойност на RS сега трябва да се промени.
Фигура 41 - CS усилвател
На фигура 41, където се използва кондензатор за заобикаляне на част от RS, ние развиваме новата стойност на RS , както следва:
(64)
Стойността на RSDC is RS1 + RS2 и стойността на RТорбичка is RS1.
Сега, когато имаме ново RSDC, трябва да повторим няколко по-ранни стъпки в дизайна. Отново определяме RD използване на KVL за цикъл на източване към източник.
(65)
Проблемът с дизайна сега става въпрос за изчисляване и на двете RS1 намлява RS2 вместо да намери само един източник на резистор.
С нова стойност за RD of K1 - RSDC, ние отидем на напрежението печалба израз на уравнение (60) с RТорбичка използвани за това ac уравнение, а не RS, Следните допълнителни стъпки трябва да бъдат добавени към процедурата за проектиране:
Намираме RТорбичка (което е просто RS1) от уравнението на напрежението
(66)
RТорбичка е единственото неизвестно в това уравнение. Ние решаваме за това
(67)
Да предположим сега това RТорбичка е положително, но по-малко от RSDC, Това е желаното условие оттогава
(68)
Тогава нашият дизайн е завършен и
(69)
Предполага че RТорбичка е установено, че е положителен, но по-голяма от RSDC, Усилвателят не може да бъде проектиран с усилване на напрежението и Q-точка както е избрано. Трябва да се избере нова Q-точка. Ако усилването на напрежението е твърде високо, може да не е възможно да се постигне дизайн с която и да е Q-точка. Може да е необходим различен транзистор или може да се наложи използването на два отделни етапа.
10.2 CD усилвател
Сега представяме процедурата за проектиране на CD JFET усилвателя. Посочват се следните количества: токов коефициент, устойчивост на натоварване, и VDD. Входното съпротивление може да бъде посочено вместо усилване на тока. Вижте схемата на фигура 39, докато изучавате следната процедура. Още веднъж ви напомняме, че процесът на свеждане на теорията до набор от стъпки е важната част от тази дискусия, а не действителните стъпки.
Първо изберете Q-точка в центъра на кривите на характеристиките на полевия транзистор с помощта на фигура 20 („Глава 3: Съединителен полеви транзистор (JFET)“). Тази стъпка определя VDSQ, VGSQ, IDQ намлява gm.
Можем да решим за резистор, свързан към източника, като напишем dc KVL уравнение около дренажната линия.
(70)
от които откриваме dc стойност на RS,
(71)
След това ще намерим ac стойност на съпротивлението, RТорбичкаот уравнението на пренареденото текущо усилване, уравнение (55).
(72)
където RG = Rin. Ако входното съпротивление не е указано, оставете RТорбичка = RSDC и изчисляване на входното съпротивление от Уравнение (72). Ако входното съпротивление не е достатъчно високо, може да се наложи да промените местоположението на Q-точката.
If Rin е посочено, е необходимо да се изчисли RТорбичка от Уравнение (72). В такива случаи, RТорбичка е различен от RSDC, така че ние байпас част от RS с кондензатор.
Сега ще насочим вниманието си към схемите за входно отклонение. Ние определяме VGG използвайки уравнението,
(73)
Не е произведена фазова инверсия в източник-последовател FET усилвател и VGG обикновено е със същата полярност като захранващото напрежение.
Сега, VGG е известно, ние определяме стойностите на R1 намлява R2 от Thevenin еквивалента на схемите за отклонение
(74)
Обикновено има достатъчно изтичащ ток в SF, за да се развие напрежението на противоположната полярност, необходимо за компенсиране на отрицателните напрежения, изисквани от JFET портата. Следователно може да се използва нормално отклонение на напрежението.
Фигура 44 - CD усилвател с част от RS байпас
Сега се връщаме към проблема за определяне на входното съпротивление. Можем да приемем тази част от RS е заобиколен, както е показано на фигура 44, което води до различни стойности на RТорбичка намлява RSDC, Ние използваме Equation (71) за решаване RSDC, След това оставяме RG е равна на посочената стойност от Rinи използвайте Equation (72) за решаване RТорбичка.
Ако RТорбичка изчисленото по-горе е по-малко от RSDC, дизайнът се постига чрез заобикаляне RS2 с кондензатор. Не забравяйте, че RТорбичка = RS1 намлява RSDC = RS1 + RS2, Ако, от друга страна, RТорбичка е по - голям от RSDC, точката Q трябва да се премести на друго място. Избираме по-малък VDS по този начин увеличава напрежението RS1 + RS2, Което прави RSDC по-големи. ако VDS не може да се намали достатъчно, за да се направи RSDC по-голям от RТорбичка, тогава усилвателят не може да бъде проектиран с дадената текуща печалба, Rinи тип FET. Една от тези три спецификации трябва да бъде променена, или трябва да се използва втори етап на усилвателя, за да се осигури необходимата печалба.
10.3 Усилвателят на SF Bootstrap
Сега ще разгледаме вариант на CD усилвателя, известен като SF (или CD) Bootstrap FET усилвател, Тази схема е специален случай на SF, наречена bootstrap верига и е илюстрирано на фигура 45.
Тук пристрастието се развива само в част от резистора на източника. Това намалява необходимостта от байпас на кондензатор през част от изходния резистор и по този начин постига много по-голямо входно съпротивление, отколкото обикновено може да се постигне. Този дизайн ни позволява да се възползваме от високите импедансни характеристики на FET, без да използваме висока стойност на резистора на портата, RG.
Еквивалентната схема на Фигура 46 се използва за оценка на работата на веригата
Фигура 45 - Последователен източник на Bootstrap
Ние приемаме това iin е достатъчно малък, за да приближи тока RS2 as i1, След това се установява, че изходното напрежение е
(75)
където
(76)
Ако предположението за iin не е валидно, се заменя с израза
(77)
КВЛ уравнение при входящите добиви vin , както следва:
(78)
Ток, i1, се намира от връзката текущ разделител,
(79)
Съчетаване на уравнения (79) и (78) добиви,
(80)
Второ уравнение за vin се развива около контура RG намлява RS2 както следва.
(81)
Ние елиминираме vin чрез задаване на уравнение (80), равно на Уравнение (81) и решение за iin за да се получи
(82)
Входното съпротивление, Rin = vin/iin, се намира чрез разделяне на уравнението (81) с уравнение (82) с резултата,
(83)
RG е единственото неизвестно в това уравнение, така че можем да решим да получим,
(84)
Текущото усилване е
(85)
Сега можем да използваме уравненията, получени по-рано, заедно с наблюдението RS - RS2 = RS1 за решаване на текущата печалба.
(86)
Усилването на напрежението е
(87)
Забележете, че знаменателят в уравнението (84) е по-голям от числителя, което показва това RG <(Rin-RS2). Това доказва, че може да се постигне голямо входно съпротивление, без да има същия порядък по размер RG.
