Jump to TINA Main Page & General Information 

• Verilog-A & AMS simulacija
• SystemVerilog Simulation
• VHDL Simulation
• VHDL-AMS simulacija
• SystemC simulacija

TINA uključuje i snažan digitalni Verilog simulacioni motor. Prednost Veriloga u odnosu na VHDL je da je lakše naučiti i razumjeti, ali ima više mogućnosti u VHDL-u.

TINA može prevesti Verilog modele i druge digitalne komponente u sintetizirajući VHDL kod i, koristeći Xilinxov Webpack softver, možete generirati datoteku bitnog toka koja opisuje implementaciju dizajna i zatim je uploadati na Xilinx FPGA čipove.

Sljedeći krug uspoređuje isti puni zbrajni krug pomoću VHDL i Verilog.

Shematski dio je isti, samo kodovi u makroima su različiti.

Možete dvaput kliknuti na VHDL ili Verilog makroe i pritisnuti Enter Macro da biste vidjeli sve detalje i uredili kod, ako želite:

Osnovni dijelovi su vrlo slični:

Ako pokrenete Digital Timing Analysis iz izbornika Analysis. Pojavit će se sljedeći dijagram:

Vidite da su izlazni signali iz oba modela potpuno isti.