VHDL simulacija u TINA uključena u sve verzije
VHDL simulacija u TINA uključena u sve verzije
- VHDL-AMS simulacija
- Verilog Simulation
- Verilog-A & AMS simulacija
- SystemVerilog Simulation
- SystemC simulacija
VHDL (VHSIC (integrisani krugovi vrlo velike brzine) Jezik opisa hardvera) je standardni opis hardvera IEEE-a koji koriste elektronski dizajneri za opisivanje i simulaciju njihovih čipova i sistema prije izrade.
TINA verzije 7 i više sada uključuju snažan digitalni VHDL simulacioni motor. Bilo koji digitalni sklop u TINA-i može se automatski pretvoriti u VHDL kod i analizirati kao VHDL dizajn. Osim toga, možete analizirati širok raspon hardvera dostupnog u VHDL-u i definirati vlastite digitalne komponente i hardver u VHDL-u. Velika prednost VHDL-a nije samo u tome što je to IEEE standard, već se može automatski realizirati u programabilnim logičkim uređajima kao što su FPGA i CPLD.
TINA može generirati sintetizirani VHDL kôd zajedno s odgovarajućom UCF datotekom ako je potvrdni okvir Generiraj sintetizirajući kôd postavljen u izborniku Analiza / Opcije. Stvorene VHD i UCF datoteke možete spremiti pomoću naredbe „Napravi VHD i UCF datoteku“ u T&M izborniku. Možete pročitati ove datoteke pomoću Xilinx-ovog besplatnog uslužnog programa Webpack, generirati datoteku bit-stream koja opisuje implementaciju dizajna, a zatim je otpremiti na Xilinx FPGA čipove.
Primjer: Sljedeći krug je brojač, definiran u VHDL.
Analiza trčanja / Digitalna VHDL simulacija, daje sljedeći dijagram:
Ako dvaput kliknete na blok Counter u TINA-u i pritisnete Enter Makro gumb možete vidjeti VHDL kod koji definira Counter:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
U TINA možete promijeniti VHDL kod i vidjeti učinak odmah.
Promenite liniju Pre_Q <= Pre_Q + 1; gore do Pre_Q <= Pre_Q + 2; i zatvorite dijalog.
Sada simulacija analize / digitalnog VHDL-a daje sljedeći dijagram
Također možete proučiti ovaj krug u TINA-i Interaktivni mod.