Digitalna VHDL simulacija sa TINACloudom

VHDL (VHSIC (integrisani krugovi vrlo velike brzine) Jezik opisa hardvera) je standardni opis hardvera IEEE-a koji koriste elektronski dizajneri za opisivanje i simulaciju njihovih čipova i sistema prije izrade.

TINACloud sada uključuje snažan digitalni VHDL simulacioni motor. Bilo koji digitalni sklop u TINACloud-u se može automatski pretvoriti u VHDL kod i analizirati kao VHDL dizajn. Osim toga, možete analizirati širok raspon hardvera dostupnog u VHDL-u i definirati vlastite digitalne komponente i hardver u VHDL-u. Velika prednost VHDL-a nije samo u tome što je to IEEE standard, već se može automatski realizirati u programabilnim logičkim uređajima kao što su FPGA i CPLD.

TINACloud može generirati sintetizirajući VHDL kod zajedno s odgovarajućom UCF datotekom ako je u izborniku Analiza / Opcije postavljen potvrdni okvir Generate synthesizable code. Kreirane VHD i UCF datoteke možete sačuvati pomoću naredbe "Create VHD & UCF ​​File" u T&M izborniku. Možete da pročitate ove datoteke sa Xilinx-ovim besplatnim uslužnim programom Webpack, generišete bit-stream fajl koji opisuje implementaciju dizajna i zatim ga postavite na Xilinx FPGA čipove.

Primjer: Sljedeći krug je brojač, definiran u VHDL.

Pokrenite simulaciju na mreži pomoću opcije TINACloud klikom na sliku

Analiza trčanja / Digitalna VHDL simulacija, daje sljedeći dijagram:

Digitalna VHDL simulacija, slika 3

Ako kliknete na "Counter" blok i na HDL liniji pritisnite dugme… možete vidjeti VHDL kod koji definira Counter

biblioteka ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY brojač je port (sat: u std_logic; jasan: u std_logic; QA, QB, QC, QD: out std_logic); END counter; -------------------------------------------------- - ARHITEKTURA behv brojača je signal Pre_Q: nepotpisan (3 downto 0); BEGIN - opis ponašanja brojača (sat, jasno) počinje ako je jasan = '1', a zatim Pre_Q <= "0000"; elsif (clock = '1' i clock'event) zatim QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; kraj ako; kraj procesa; END behv; 

U TINA možete promijeniti VHDL kod i vidjeti učinak odmah.

Promenite liniju Pre_Q <= Pre_Q + 1; gore do Pre_Q <= Pre_Q + 2; i zatvorite dijalog.

Sada simulacija analize / digitalnog VHDL-a daje sljedeći dijagram:

Digitalna VHDL simulacija, slika 4