10. Dizajn FET pojačala
STRUJA - 10. FET pojačalo
PREVIOUS- 9. Analiza FET pojačala
Dizajn FET pojačala
Sada istražujemo proširenje analize FET pojačala predstavljene ranije u ovom poglavlju na dizajn FET pojačala. Pokušaćemo da definišemo nepoznanice u dizajnerskom problemu, a zatim razvijemo jednačine za rešavanje ovih nepoznanica. Kao iu većini dizajna elektronike, broj jednadžbi će biti manji od broja nepoznatih. Dodatna ograničenja su uspostavljena da bi se ispunili određeni opšti ciljevi (npr. Minimalni troškovi, manje varijacije u performansama zbog promjena parametara).
10.1 CS pojačalo
Postupak dizajniranja CS pojačala prikazan je u ovom odjeljku. Mi ćemo smanjiti JFET i dizajniranje MOSFET pojačala na organizirani postupak. Dok ovo izgleda
svesti dizajn na vrlo rutinski postupak, morate se uvjeriti da razumijete podrijetlo svakog koraka jer će naknadno biti potrebno nekoliko varijacija. Ako sve što trebate za dizajn CS pojačala jeste da se bez razmišljanja „uključite“ u korake koje predstavljamo, propuštate cijelu poantu ove rasprave. Kao inženjer tražite da radite stvari koje jesu ne rutinu. Smanjenje teorije na organizovan pristup je ono što ćete raditi. Nećete jednostavno primijeniti pristupe koje su drugi već učinili za vas.
Pojačala su dizajnirana da zadovolje zahtjeve pojačanja pretpostavljajući da su željene specifikacije u dometu tranzistora. Obično su navedeni napon napajanja, otpor opterećenja, pojačanje napona i ulazni otpor (ili pojačanje struje). Posao dizajnera je odabrati vrijednosti otpora R1, R2, RD, I RS. Pogledajte sliku 40 dok pratite korake u proceduri. Ova procedura pretpostavlja da je uređaj izabran i da su njegove karakteristike poznate.
Slika 40 JFET CS pojačalo
Prvo, odaberite Q-točku u području zasićenja karakterističnih krivulja FET-a. Za primjer pogledajte krivulje na slici 40 (b). Ovo identificira VDSQ, VGSQ, I IDQ.
Sada rešavamo dva otpornika u izlaznoj petlji, RS i RD. Pošto postoje dve nepoznate, potrebna su nam dve nezavisne jednačine. Počinjemo pisanjem dc KVL jednačina oko odvodne petlje,
(58)
Rešavanje za sumu dva prinosa otpornika
(59)
(60)
Otpor, RD, je jedina nepoznata u ovoj jednačini. Solving for RD rezultira kvadratnom jednadžbom koja ima dva rješenja, jedno negativno i jedno pozitivno. Ako pozitivno rješenje rezultira RD > K1, što implicira negativ RS, mora se odabrati nova Q-točka (tj. ponovno pokretanje dizajna). Ako pozitivno rješenje donese RD < K1, možemo nastaviti.
sada kada RD je poznato, rešavamo RS koristeći Equation (59), jednadžbu petlje odvoda do izvora.
(61)
sa RD i RS poznato, samo treba da nađemo R1 i R2.
Počinjemo tako što ćemo prepisati KVL jednadžbu za petlju izvor-izvor.
(62)
Napon, VGS, od suprotnog polariteta VDD. Dakle, termin IDQRS mora biti veća od VGSQ po veličini. Inače, VGG od suprotnog polariteta VDD, što nije moguće prema jednačini (62).
Sada rešavamo R1 i R2 pretpostavljajući da VGG found has the isti polaritet as VDD. Ove vrijednosti otpornika se biraju tako da se nađe vrijednost RG iz jednačine pojačanja struje ili iz ulaznog otpora. Mi rešavamo R1 i R2.
(63)
Pretpostavimo sada da Equation (62) rezultira a VGG koji ima suprotni polaritet of VDD. To nije moguće riješiti R1 i R2. Praktičan način da se nastavi je pustiti VGG = 0 V. Tako, 
. Od tada VGG je određena Equation (62), prethodno izračunata vrijednost RS sada treba izmijeniti.
Slika 41 - CS pojačalo
Na slici 41, gdje se koristi kondenzator za zaobilaženje dijela RS, razvijamo novu vrijednost RS kao što slijedi:
(64)
Vrednost RSdc is RS1 + RS2 i vrednost RSac is RS1.
Sada kada imamo novi RSdc, moramo ponoviti nekoliko prethodnih koraka u dizajnu. Još jednom utvrdimo RD koristeći KVL za petlju odvoda do izvora.
(65)
Problem dizajna sada postaje jedan od kalkulacija oba RS1 i RS2 umjesto pronalaženja samo jednog izvora otpornika.
Sa novom vrednošću za RD of K1 - RSdc, prelazimo na ekspresiju naponskog pojačanja Equation (60) sa RSac koristi se za ovo ac jednačina nego RS. Sljedeći dodatni koraci moraju se dodati postupku dizajniranja:
Mi nalazimo RSac (što je jednostavno RS1) iz jednačine napona
(66)
RSac je jedina nepoznata u ovoj jednačini. Rešavajući ovo, nalazimo
(67)
Pretpostavimo sada to RSac je pozitivno, ali manje od RSdc. Od tada je to poželjno stanje
(68)
Onda je naš dizajn kompletan i
(69)
Pretpostavimo to RSac je pozitivno, ali veće od RSdc. Pojačalo se ne može projektovati sa naponom pojačanja i Q-tačkom kao što je odabrano. Mora se odabrati nova Q-točka. Ako je napon dobitak previsok, možda neće biti moguće izvršiti dizajn s bilo kojom Q-točkom. Možda će biti potreban drugačiji tranzistor ili će biti potrebna upotreba dva odvojena stupnja.
10.2 CD pojačalo
Sada predstavljamo proceduru dizajna za CD JFET pojačalo. Navedene su sljedeće količine: strujni prirast, otpor opterećenja i VDD. Ulazni otpor se može odrediti umjesto trenutnog pojačanja. Pogledajte krug sa slike 39 dok proučavate sljedeći postupak. Još jednom vas podsjećamo da je proces svođenja teorije na niz koraka važan dio ove rasprave, a ne stvarni koraci.
Prvo odaberite Q-točku u središtu krivulja FET karakteristika uz pomoć slike 20 („Poglavlje 3: Spojni poljski tranzistor (JFET)“). Ovaj korak određuje VDSQ, VGSQ, IDQ i gm.
Možemo da rešimo za otpornik povezan sa izvorom pisanjem dc KVL jednačina oko petlje odvoda do izvora.
(70)
iz koje nalazimo dc value of RS,
(71)
Sledeće ćemo naći ac vrijednost otpora, RSac, iz reorganizovane jednačine dobitka struje, jednačina (55).
(72)
gdje RG = Rin. Ako ulazni otpor nije specificiran, dopustite RSac = RSdc i izračunati ulazni otpor iz jednačine (72). Ako ulazni otpor nije dovoljno visok, možda će biti potrebno promijeniti lokaciju Q-točke.
If Rin je navedeno, potrebno je izračunati RSac iz jednačine (72). U takvim slučajevima, RSac razlikuje se od RSdc, pa mi zaobilazimo deo RS sa kondenzatorom.
Sada skrećemo pažnju na kolo ulaza. Mi određujemo VGG koristeći jednadžbu,
(73)
Ne vrši se inverzija faze u FET pojačalu izvora FET i VGG obično je istog polariteta kao i napon napajanja.
sada kada VGG je poznato, određujemo vrednosti R1 i R2 iz Thevenin ekvivalenta krugova pristranosti
(74)
Obično postoji dovoljno struje odvoda u SF-u za razvoj napona suprotnog polariteta koji je potreban da bi se nadoknadili negativni naponi koji se traže od JFET-a. Zbog toga se može koristiti normalno pomicanje podjele napona.
Slika 44 - CD pojačalo sa dijelom RS zaobilaznim
Sada se vraćamo na problem specificiranja ulaznog otpora. Možemo pretpostaviti taj dio RS se zaobilazi, kao na slici 44, što dovodi do različitih vrijednosti RSac i RSdc. Koristimo Equation (71) za rješavanje RSdc. Sledeće, pustimo RG jednaka navedenoj vrijednosti od Rini koristite Equation (72) za rješavanje RSac.
Ako je RSac izračunati iznad je manji od RSdc, dizajn se postiže zaobilaženjem RS2 sa kondenzatorom. Zapamtite da RSac = RS1 i RSdc = RS1 + RS2. Ako, s druge strane, RSac je veći od RSdc, Q-tačka se mora premjestiti na drugu lokaciju. Mi biramo manji VDS zbog čega se povećava napon RS1 + RS2, što čini RSdc veće. Ako VDS ne može se dovoljno smanjiti da bi se napravila RSdc veći od RSac, tada pojačalo ne može biti dizajnirano s datim trenutnim pojačanjem, Rini FET tip. Jedna od ove tri specifikacije mora biti promenjena, ili se mora koristiti druga faza pojačala da bi se obezbedila potrebna dobit.
10.3 SF Bootstrap pojačalo
Sada ispitujemo varijaciju CD pojačala poznatog kao SF (ili CD) bootstrap FET pojačalo. Ovaj krug je poseban slučaj SF-a koji se zove bootstrap circuit i ilustrovana je na slici 45.
Ovdje je prednapon razvijen samo preko dijela izvornog otpornika. Time se smanjuje potreba za obilaznicom kondenzatora preko dijela izvornog otpornika i tako se postiže mnogo veći ulazni otpor nego što se normalno može postići. Ovaj dizajn nam omogućava da iskoristimo prednosti karakteristika visoke impedancije FET-a bez upotrebe visoke vrijednosti otpornika kapije, RG.
Ekvivalentni krug slike 46 se koristi za procjenu rada kruga
Slika 45 - Bootstrap izvorni sljedbenik
To pretpostavljamo iin je dovoljno mali da bi približio struju u RS2 as i1. Zatim se utvrdi da je izlazni napon
(75)
gdje
(76)
Ako je pretpostavka o tome iin nije važeće, zamjenjuje se izrazom
(77)
KVL jednačina na ulaznim prinosima vin kao što slijedi:
(78)
Struja, i1, nalazi se iz odnosa tekućeg dijelitelja,
(79)
Kombinovanje jednadžbi (79) i (78) prinosa,
(80)
Druga jednačina za vin se razvija oko petlje RG i RS2 kao što slijedi.
(81)
Mi eliminišemo vin postavljanjem jednadžbe (80) jednake jednadžbi (81) i rješavanju za iin to receive
(82)
Ulazni otpor, Rin = vin/iin, nalazi se dijeljenjem jednadžbe (81) s jednadžbom (82) s rezultatom,
(83)
RG je jedina nepoznata u ovoj jednačini, tako da možemo da rešimo da dobijemo,
(84)
Trenutni dobitak je
(85)
Sada možemo koristiti jednadžbe izvedene ranije zajedno sa zapažanjem RS - RS2 = RS1 kako bi se riješio trenutni dobitak.
(86)
Dobitak napona je
(87)
Imajte na umu da je imenitelj u jednačini (84) veći od numeratora, što pokazuje da RG <(Rin-RS2). To dokazuje da se veliki ulazni otpor može postići bez istog reda veličine kao RG.
