Verilog A i AMS simulacija

Verilog A i AMS simulacija

Jump to TINA Main Page & General Information 

Danas se najčešće koristi jezik za opisivanje elektroničkih sklopova i modela uređaja Spice netlist format (1973). Međutim Spice Netlisti su često teško čitati i razumjeti, a nedostaje im mnogo funkcionalnosti programskih jezika koje bi inženjeri trebali pri kreiranju modela i simulacije.

Relativno novi Verilog-A jezik (1995) pruža alternativnu metodu sa lako čitljivom sintaksom stila C programskog jezika. Tako je Verilog-A prikladan nasljednik SPICE netlists za opisivanje topologija kola.

Još sofisticiranija metoda opisivanja sklopa elektronike koja sadrži i analogne i digitalne komponente je jezik Verilog-AMS. Kao što smo ranije primijetili, Verilog-AMS je derivat čisto digitalnog Veriloga, proširenog s čisto analognim Verilog A i sučeljem za povezivanje analognog i digitalnog dijela.

Većina biblioteka uređaja TINA je u Spice netlist format. Međutim, već možete kreirati i uvoziti modele i postaviti TINA makroe u Verilog-A i Verilog-AMS format. Možete pronaći nekoliko primjera jezika, modela uređaja i sklopova u Primjeri\HDL\Verilog-A i Primjeri\HDL\Verilog-AMS fascikle TINA.

Verilog-AMS primjer:

Sljedeći krug sadrži makro digitalni analogni konvertor (DAC) sa serijskim perifernim interfejsom (SPI) i makro testnog stola, koji generira digitalni SPI signal. Zanimljivo je da je testna ploča na lijevoj strani napisana u VHDL-u, što je primjer miješanja različitih HDL-ova, ali ovdje ćemo se koncentrirati na maketu Verilog AMS na desnoj strani. Ovaj krug (DAC VAMS.TSC) je uključen u EXAMPLESVerilog AMS mapu TINA.

U TINA-i možete vidjeti Verilog AMS kod DAC modela ako dvaput kliknete na DAC makro i pritisnete tipku Enter Macro.

 Dio koda je prikazan ispod:

Nećemo ulaziti u detaljnu analizu koda. Mi samo želimo da pokažemo da u prvom gore prikazanom delu, DA Verilog modul pretvara serijski signal u analogni signal (VOUTA).

Na kraju gore prikazanog makroa (u TINA-u možete skrolovati dole), poziva se DA modul i signal se izglađuje jednostavnim opamp-om i RC filterom koristeći Verilog A uputstva. Također možete vidjeti definiciju kondenzatora u fragmentu koda iznad.

    X
    Drago mi je što ste došli DesignSoft
    Omogućuje razgovor ako vam je potrebna pomoć oko pronalaska pravog proizvoda ili vam je potrebna podrška.
    u wpchatıco