Simulació digital VHDL amb TINACloud

El llenguatge de descripció de maquinari VHDL (VHSIC (Very High Speed ​​Integrated Circuits Integrated)) és un llenguatge de descripció de maquinari estàndard de IEEE que utilitzen els dissenyadors electrònics per descriure i simular els seus xips i sistemes abans de la fabricació.

TINACloud ara inclou un potent motor de simulació digital VHDL. Qualsevol circuit digital de TINACloud es pot convertir automàticament en un codi VHDL i analitzat com a disseny VHDL. A més, podeu analitzar l'àmplia gamma de maquinari disponible a VHDL i definir els vostres propis components digitals i el vostre maquinari a VHDL. El gran avantatge de VHDL no és només que sigui una norma IEEE, sinó que també es pugui realitzar automàticament en dispositius lògics programables com ara FPGA i CPLDs.

TINACloud pot generar un codi VHDL sintetitzable juntament amb el fitxer UCF corresponent si la casella Generar codi sintetitzable està configurada al menú Anàlisi / Opcions. Podeu desar els fitxers VHD i UCF creats amb l’ordre "Create VHD & UCF ​​File" al menú T&M. Podeu llegir aquests fitxers amb la utilitat gratuïta Webpack de Xilinx, generar el fitxer de flux de bits que descriu la implementació del disseny i després carregar-lo als xips FPGA de Xilinx.

Exemple: El següent circuit és un comptador, definit en VHDL.

Executeu la simulació en línia amb TINACloud fent clic a la imatge

Executa la simulació d’anàlisi / digital VHDL, proporciona el diagrama següent:

Simulació digital VHDL, imatge 3

Si feu clic al bloc "Comptador" i a la línia HDL premeu el botó ... podeu veure el codi VHDL que defineix el comptador

biblioteca ieee; utilitzar ieee.std_logic_1164.all; utilitzar ieee.std_logic_arith.all; -------------------------------------------------- - El comptador ENTITY és port (rellotge: en std_logic; clar: en std_logic; QA, QB, QC, QD: out std_logic); Comptador END; -------------------------------------------------- - ARQUITECTURA behv of counter és senyal Pre_Q: unsigned (3 downto 0); BEGIN: la descripció del comportament del procés del comptador (rellotge, clar) comença si és clar = '1' llavors Pre_Q <= "0000"; elsif (clock = '1' i clock'event) i QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; final si; procés final; END behv; 

A TINA podeu canviar el codi VHDL i veure l’efecte immediatament.

Canvieu la línia Pre_Q <= Pre_Q + 1; a dalt a Pre_Q <= Pre_Q + 2; i tanca el diàleg.

Ara, la simulació VHDL d’Anàlisi / Digital dóna el següent diagrama:

Simulació digital de vhdl, imatge 4