Simulació digital VHDL amb TINACloud

El llenguatge de descripció de maquinari VHDL (VHSIC (Very High Speed Integrated Circuits Integrated)) és un llenguatge de descripció de maquinari estàndard de IEEE que utilitzen els dissenyadors electrònics per descriure i simular els seus xips i sistemes abans de la fabricació.

TINACloud ara inclou un potent motor de simulació digital VHDL. Qualsevol circuit digital de TINACloud es pot convertir automàticament un codi VHDL i analitzar-lo com a disseny VHDL. A més, podeu analitzar l’àmplia gamma de maquinari disponible a VHDL i definir els vostres components digitals i el maquinari a VHDL. El gran avantatge de VHDL no només és que és un estàndard IEEE, sinó que també es pot realitzar automàticament en dispositius lògics programables com ara FPGAs i CPLD.

TINACloud pot generar un codi VHDL sintetitzable juntament amb el fitxer UCF corresponent si la casella de selecció Genera codi sintetitzable està configurada al menú Anàlisi / Opcions. Podeu desar els fitxers VHD i UCF creats amb l'ordre "Crear fitxer VHD i UCF" al menú T&M. Podeu llegir aquests fitxers amb la utilitat gratuïta Webpack de Xilinx, generar el fitxer de flux de bits que descriu la implementació del disseny i després carregar-lo als xips FPGA de Xilinx.

Exemple: El següent circuit és un comptador, definit en VHDL.

Executeu la simulació en línia amb TINACloud fent clic a la imatge

Executa la simulació d’anàlisi / digital VHDL, proporciona el diagrama següent:

Si feu clic al bloc "Comptador" i a la línia HDL premeu el botó ... podeu veure el codi VHDL que defineix el comptador

biblioteca ieee; utilitzeu ieee.std_logic_1164.all; utilitzeu ieee.std_logic_arith.all; -------------------------------------------------- - El comptador ENTITY és port (rellotge: a std_logic; clar: a std_logic; QA, QB, QC, QD: out std_logic); Comptador END; -------------------------------------------------- - ARQUITECTURA que el comptador és senyal Pre_Q: sense signar (3 a 0); BEGIN: descripció del comportament del procés del comptador (rellotge, clar) comença si clear = '1', llavors Pre_Q <= "0000"; elsif (clock = '1' and clock'event) i després QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; acabar si; finalitzar el procés; END behv;

A TINA podeu canviar el codi VHDL i veure l’efecte immediatament.

Canvieu la línia Pre_Q <= Pre_Q + 1; a dalt a Pre_Q <= Pre_Q + 2; i tanca el diàleg.