Simulació VHDL a TINA inclosa en totes les versions

Simulació VHDL a TINA inclosa en totes les versions

El llenguatge de descripció de maquinari VHDL (VHSIC (Very High Speed ​​Integrated Circuits Integrated)) és un llenguatge de descripció de maquinari estàndard de IEEE que utilitzen els dissenyadors electrònics per descriure i simular els seus xips i sistemes abans de la fabricació.

Les versions TINA 7 i superior inclouen ara un potent motor de simulació digital VHDL. Qualsevol circuit digital de TINA es pot convertir automàticament en un codi VHDL i analitzat com a disseny VHDL. A més, podeu analitzar l'àmplia gamma de maquinari disponible a VHDL i definir els vostres propis components digitals i el vostre maquinari a VHDL. El gran avantatge de VHDL no és només que sigui una norma IEEE, sinó que també es pugui realitzar automàticament en dispositius lògics programables com ara FPGA i CPLDs.

TINA pot generar un codi VHDL sintetitzable juntament amb el fitxer UCF corresponent si la casella Generar codi sintetitzable està configurada al menú Anàlisi / Opcions. Podeu desar els fitxers VHD i UCF creats amb l’ordre "Create VHD & UCF ​​File" al menú T&M. Podeu llegir aquests fitxers amb la utilitat gratuïta Webpack de Xilinx, generar el fitxer de flux de bits que descriu la implementació del disseny i després carregar-lo als xips FPGA de Xilinx.

Exemple: El següent circuit és un comptador, definit en VHDL.
Simulació digital VHDL, imatge 1
Executa la simulació d’anàlisi / digital VHDL, proporciona el diagrama següent:
Simulació VHDL, imatge 2
Si feu doble clic al bloc Contador de TINA i premeu el botó Enter Macro, veureu el codi VHDL que defineix el comptador:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

A TINA podeu canviar el codi VHDL i veure l’efecte immediatament.

Canvieu la línia Pre_Q <= Pre_Q + 1; a dalt a Pre_Q <= Pre_Q + 2; i tanca el diàleg.

Ara, la simulació d’anàlisi / digital VHDL dóna el següent diagrama

També podeu estudiar aquest circuit a TINA Mode interactiu.