10. Disseny d'amplificador FET
ACTUAL - 10. Disseny d'amplificador FET
ANTERIOR- 9. Anàlisi d'amplificador FET
Disseny d'amplificador FET
Ara explorem l’extensió de l’anàlisi de l’amplificador FET presentada anteriorment en aquest capítol per al disseny d’amplificadors FET. Intentarem definir les incògnites en el problema del disseny i desenvolupar equacions per resoldre aquestes incògnites. Com en la majoria de disseny d’electrònica, el nombre d’equacions serà inferior al nombre de desconeguts. Les restriccions addicionals s’estableixen per complir determinats objectius generals (per exemple, cost mínim, menys variació de rendiment a causa dels canvis de paràmetres).
10.1 Amplificador CS
En aquest apartat es presenta el procediment de disseny d’un amplificador CS. Reduirem JFET i el disseny d’amplificador MOSFET d’esgotament a un procediment organitzat. Tot i que això pot aparèixer
reduir el disseny a un procés molt rutinari, heu de convèncer-vos que enteneu l’origen de cada pas, ja que poden ser necessàries diverses variacions. Si tot el que heu de fer per dissenyar un amplificador CS és "endollar-vos" irreflexivament als passos que presentem, trobareu a faltar tot el punt d'aquesta discussió. Com a enginyer, voleu fer coses que sí no rutina. Reduir la teoria a un enfocament organitzat és el que farà. No s’aplicarà simplement els enfocaments que altres persones ja han fet per vostè.
Els amplificadors estan dissenyats per satisfer els requisits de guany suposant que les especificacions desitjades estiguin dins del rang del transistor. Normalment s’especifiquen la tensió d’alimentació, la resistència de càrrega, el guany de tensió i la resistència d’entrada (o guany de corrent). La feina del dissenyador és seleccionar els valors de resistència R1, R2, RDi RS. Consulteu Figura 40 seguint els passos del procediment. Aquest procediment suposa que s’ha seleccionat un dispositiu i es coneixen les seves característiques.
Figura amplificador 40 JFET CS
Primer, seleccioneu un punt Q a la regió de saturació de les corbes característiques FET. Consulteu les corbes de la figura 40 (b) per obtenir un exemple. Això s’identifica VDSQ, VGSQi IDQ.
Ara solucionem les dues resistències del bucle de sortida, RS i RD. Com que hi ha dues incògnites, necessitem dues equacions independents. Comencem escrivint el document dc Equació de KVL al voltant del bucle drenatge-font,
(58)
La resolució de la suma de les dues resistències produeix
(59)
(60)
La resistència, RD, és l'únic desconegut en aquesta equació. Resolució de RD resulta en una equació quadràtica que té dues solucions, una negativa i una positiva. Si s’aconsegueix la solució positiva RD > K1, el que implica una negativa RS, cal seleccionar un nou punt Q (és a dir, reiniciar el disseny). Si la solució positiva es rendeix RD < K1, podem continuar.
Ara que RD es coneix, solucionem RS utilitzant l’equació (59), l’equació de bucle drenatge a font.
(61)
Amb RD i RS conegut, només hem de trobar R1 i R2.
Comencem reescrivint l’equació de KVL per al bucle font-gate.
(62)
La tensió, VGS, és de polaritat oposada de VDD. Així el terme IDQRS ha de ser més gran que VGSQ en magnitud. D'una altra manera, VGG tindrà la polaritat oposada VDD, que no és possible segons l’equació (62).
Ara ho solucionem R1 i R2 assumint que el VGG trobat té el mateixa polaritat as VDD. Aquests valors de resistència es seleccionen trobant el valor de RG de l’equació de guany de corrent o de la resistència d’entrada. Resolim per R1 i R2.
(63)
Suposem ara que l’equació (62) resulta en un VGG això té el polaritat oposada of VDD. No és possible resoldre'ls R1 i R2. La forma pràctica de procedir és deixar que VGG = 0 V. Així, 
. Des de llavors VGG està especificat per l’equació (62), el valor calculat anteriorment de RS ara s’ha de modificar.
Figura 41 - amplificador CS
A la figura 41, on s'utilitza un condensador per passar per alt una part de RS, desenvolupem el nou valor de RS com segueix:
(64)
El valor de RSdc is RS1 + RS2 i el valor de RSac is RS1.
Ara que tenim una nova RSdc, hem de repetir alguns passos anteriors del disseny. Tornem a determinar RD utilitzant KVL per al bucle drain-to-source.
(65)
El problema de disseny ara es converteix en un dels dos càlculs RS1 i RS2 en lloc de trobar només una font de resistència.
Amb un nou valor per a RD of K1 - RSdc, anem a l’expressió de guany de tensió d’Equació (60) amb RSac utilitzat per a això ac l’equació en lloc de RS. S'han d’afegir els següents passos addicionals al procediment de disseny:
Trobem RSac (que és simplement RS1) de l’equació de guany de tensió
(66)
RSac és l'únic desconegut en aquesta equació. Resoldrem això
(67)
Suposem ara que RSac s’ha trobat positiu, però inferior a RSdc. Aquesta és la condició desitjable des de llavors
(68)
Llavors el nostre disseny és complet i
(69)
Suposem que RSac s’ha trobat positiu, però major de RSdc. L’amplificador no es pot dissenyar amb la tensió i el punt Q seleccionats. Cal seleccionar un nou punt Q. Si el guany de tensió és massa alt, pot ser que no es pugui efectuar el disseny amb cap punt Q. Es pot necessitar un transistor diferent o es pot requerir l’ús de dues etapes separades.
10.2 Amplificador de CD
Ara presentem el procediment de disseny per a l’amplificador CD JFET. S'especifiquen les següents quantitats: guany actual, resistència de la càrrega i VDD. Es pot especificar la resistència d'entrada en lloc del guany actual. Consulteu el circuit de la Figura 39 mentre estudieu el procediment següent. Una vegada més, us recordem que el procés de reduir la teoria a un conjunt de passos és la part important d’aquest debat, no els passos reals.
Primer seleccioneu un punt Q al centre de les corbes característiques FET amb l'ajut de la figura 20 ("Capítol 3: Transistor d'efecte de camp de connexió (JFET)"). Aquest pas determina VDSQ, VGSQ, IDQ i gm.
Podem resoldre la resistència connectada a la font escrivint el fitxer dc Equació de KVL al voltant del bucle drain-to-source.
(70)
des del qual trobem el dc valor de RS,
(71)
Seguidament trobem el ac valor de resistència, RSac, de l’equació de guany actual reordenada, Equació (55).
(72)
where RG = Rin. Si la resistència d’entrada no s’especifica, deixeu RSac = RSdc i calculeu la resistència d’entrada d’Equació (72). Si la resistència d'entrada no és prou alta, pot ser necessari canviar la ubicació del punt Q.
If Rin s’especifica, cal calcular RSac d’Equació (72). En aquests casos, RSac és diferent de RSdc, així que evitem una part de RS amb un condensador.
Ara es dirigeix cap a la circuiteria de biaix d’entrada. Determinem VGG utilitzant l’equació,
(73)
No es produeix cap inversió de fase en un amplificador FET seguidor d’origen i VGG normalment té la mateixa polaritat que la tensió d'alimentació.
Ara que VGG es coneix, determinem els valors de R1 i R2 de l’equivalent a Thevenin del circuit de biaix
(74)
Normalment, hi ha un corrent de drenatge suficient en un SF per desenvolupar la tensió de polaritat oposada necessària per compensar les tensions negatives requerides per la porta JFET. Per tant, es pot utilitzar la polarització de la divisió normal de tensió.
Figura 44 - Amplificador de CD amb una part de RS ignorada
Ara tornem al problema d’especificar la resistència d’entrada. Podem assumir aquesta part de RS s'omet, com a la figura 44, que condueix a diferents valors de RSac i RSdc. Utilitzem l’equació (71) per solucionar-ho RSdc. A continuació, deixem RG igual al valor especificat de Rin, i utilitzeu l’equació (72) per resoldre'ls RSac.
Si el RSac calculat anteriorment és menor que RSdc, el disseny s'aconsegueix evitant RS2 amb un condensador. Recorda que RSac = RS1 i RSdc = RS1 + RS2. Si, per contra, RSac és més gran que RSdc, el punt Q ha de ser mogut a una ubicació diferent. Seleccionem un format més petit VDS de manera que es redueix la tensió RS1 + RS2, La qual cosa fa RSdc més gran. Si VDS no es pot reduir prou per fer-ho RSdc més gran que RSac, llavors l'amplificador no es pot dissenyar amb el guany de corrent donat, Rin, i tipus FET. Cal canviar una d’aquestes tres especificacions o utilitzar una segona etapa d’amplificador per obtenir el guany necessari.
10.3 Amplificador SF Bootstrap
Ara examinem una variació de l’amplificador de CD conegut com a SF (o CD) amplificador FET d’arrencada inicial. Aquest circuit és un cas especial del SF anomenat el circuit d’arrencada i es mostra a la figura 45.
Aquí el biaix només es desenvolupa a través d’una part de la resistència d’origen. Això redueix la necessitat d’un bypass de condensadors a través d’una part de la resistència d’origen i, per tant, aconsegueix una resistència d’entrada molt més gran del que normalment es pot aconseguir. Aquest disseny ens permet aprofitar les característiques d’alta impedància de l’FET sense utilitzar un alt valor de resistència de portes. RG.
El circuit equivalent de la figura 46 s'utilitza per avaluar el funcionament del circuit
Figura 45 - Seguidor de fonts Bootstrap
Assumim això iin és prou petit com per aproximar el corrent en RS2 as i1. Aleshores es troba que la tensió de sortida és
(75)
where
(76)
Si es tracta d’assumpció iin no és vàlid, se substitueix per l'expressió
(77)
Una equació de KVL en els rendiments d’entrada vin com segueix:
(78)
L'actual, i1, es troba a partir d’una relació divisor de corrent,
(79)
Les combinacions d’equacions (79) i (78),
(80)
Una segona equació per a vin es desenvolupa al voltant del bucle RG i RS2 com segueix.
(81)
Eliminem vin establint l’equació (80) igual a l’equació (81) i solucioneu-ho iin per obtenir
(82)
La resistència d’entrada, Rin = vin/iin, es troba dividint l’equació (81) per l’equació (82) amb el resultat,
(83)
RG és l'únic desconegut en aquesta equació, de manera que podem resoldre per obtenir,
(84)
El guany actual és
(85)
Ara podem utilitzar les equacions derivades anteriorment, juntament amb l’observació que s’ha fet RS - RS2 = RS1 per resoldre el guany actual.
(86)
El guany de tensió és
(87)
Tingueu en compte que el denominador d’Equació (84) és més gran que el numerador i mostra això RG <(Rin-RS2). Això demostra que es pot aconseguir una gran resistència d’entrada sense tenir el mateix ordre de mida que RG.
