Digitální VHDL simulace s TINACloud

VHDL (VHSIC (velmi vysokorychlostní integrované obvody) Hardware Description Language) je jazyk pro popis hardware standardu IEEE, který používají elektroničtí návrháři k popisu a simulaci svých čipů a systémů před výrobou.

TINACloud nyní obsahuje výkonný digitální VHDL simulační engine. Jakýkoliv digitální obvod v TINACloudu může být automaticky převeden na VHDL kód a analyzován jako VHDL design. Kromě toho můžete analyzovat širokou škálu hardwaru dostupného ve VHDL a definovat své vlastní digitální komponenty a hardware ve VHDL. Velkou výhodou VHDL je nejen to, že se jedná o standard IEEE, ale také to, že může být realizován automaticky v programovatelných logických zařízeních, jako jsou FPGA a CPLD.

TINACloud může generovat syntetizovatelný VHDL kód spolu s odpovídajícím UCF souborem, pokud je v menu Analýza / Možnosti nastaveno zaškrtávací políčko Generovat syntetizovatelný kód. Vytvořené soubory VHD a UCF můžete uložit příkazem „Vytvořit soubor VHD & UCF“ v nabídce T&M. Tyto soubory můžete číst s bezplatným programem Xilinx Webpack, generovat bit-stream soubor popisující implementaci návrhu a poté jej nahrát na čipy Xilinx FPGA.

Příklad: Následující obvod je čítač definovaný ve VHDL.

Spusťte simulaci online pomocí TINACloud kliknutím na obrázek

Simulace běhu analýzy / digitální VHDL poskytuje následující schéma:

Digitální VHDL simulace, obraz 3

Pokud kliknete na blok „Counter“ a v řádku HDL stiskněte tlačítko…, můžete vidět kód VHDL definující čítač

knihovna ieee; použít ieee.std_logic_1164.all; použít ieee.std_logic_arith.all; -------------------------------------------------- - čítač ENTITY je port (hodiny: ve std_logic; clear: ve std_logic; QA, QB, QC, QD: out std_logic); Čítač END; -------------------------------------------------- - ARCHITECTURE behv of counter je signál Pre_Q: unsigned (3 downto 0); BEGIN - behaviorální popis čítačového procesu (clock, clear) začíná, pokud clear = '1' a pak Pre_Q <= "0000"; elsif (clock = '1' a clock'event) a pak QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; konec, pokud; konečný proces; END behv; 

V TINA můžete změnit VHDL kód a okamžitě vidět efekt.

Změňte linku Pre_Q <= Pre_Q + 1; výše Pre_Q <= Pre_Q + 2; a zavřete dialog.

Simulace s analýzou / digitálním VHDL dává následující diagram:

Digitální vhdl simulace, obraz 4