Digitální VHDL simulace s TINACloud

VHDL (VHSIC (velmi vysokorychlostní integrované obvody) Hardware Description Language) je jazyk pro popis hardware standardu IEEE, který používají elektroničtí návrháři k popisu a simulaci svých čipů a systémů před výrobou.

TINACloud nyní obsahuje výkonný digitální simulační modul VHDL. Jakýkoli digitální obvod v TINACloud lze automaticky převést na kód VHDL a analyzovat jako návrh VHDL. Kromě toho můžete analyzovat širokou škálu hardwaru dostupného ve VHDL a definovat vlastní digitální komponenty a hardware ve VHDL. Velkou výhodou VHDL je nejen to, že se jedná o standard IEEE, ale také to lze automaticky realizovat v programovatelných logických zařízeních, jako jsou FPGA a CPLD.

TINACloud může generovat syntetizovatelný kód VHDL spolu s odpovídajícím souborem UCF, pokud je v nabídce Analýza / Možnosti zaškrtnuto políčko Generovat syntetizovatelný kód. Vytvořené soubory VHD a UCF můžete uložit příkazem „Vytvořit soubor VHD a UCF“ v nabídce T&M. Tyto soubory můžete číst pomocí bezplatného nástroje Webpack od Xilinx, vygenerovat soubor bitového proudu popisující implementaci designu a poté jej nahrát na čipy Xilinx FPGA.

Příklad: Následující obvod je čítač definovaný ve VHDL.

Spusťte simulaci online pomocí TINACloud kliknutím na obrázek

Simulace běhu analýzy / digitální VHDL poskytuje následující schéma:

Pokud kliknete na blok „Počítadlo“ a v řádku HDL stisknete tlačítko…, uvidíte kód VHDL definující počitadlo

knihovna tjee; použijte ieee.std_logic_1164.all; použijte ieee.std_logic_arith.all; -------------------------------------------------- - Počítadlo ENTITY je port (hodiny: v std_logic; clear: v std_logic; QA, QB, QC, QD: out std_logic); END counter; -------------------------------------------------- - ARCHITECTURE behv of counter is signal Pre_Q: unsigned (3 downto 0); BEGIN - behaviorální popis procesu čítače (hodiny, vymazání) začíná, pokud clear = '1', pak Pre_Q <= "0000"; elsif (clock = '1' a clock'event) pak QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; konec, pokud; konečný proces; END behv;

V TINA můžete změnit VHDL kód a okamžitě vidět efekt.

Změňte linku Pre_Q <= Pre_Q + 1; výše Pre_Q <= Pre_Q + 2; a zavřete dialog.