VHDL Simulace v TINA je součástí všech verzí

VHDL Simulace v TINA je součástí všech verzí

VHDL (VHSIC (velmi vysokorychlostní integrované obvody) Hardware Description Language) je jazyk pro popis hardware standardu IEEE, který používají elektroničtí návrháři k popisu a simulaci svých čipů a systémů před výrobou.

Verze TINA 7 a vyšší nyní obsahují výkonný digitální VHDL simulační engine. Každý digitální obvod v TINA může být automaticky převeden na VHDL kód a analyzován jako VHDL design. Kromě toho můžete analyzovat širokou škálu hardwaru dostupného ve VHDL a definovat své vlastní digitální komponenty a hardware ve VHDL. Velkou výhodou VHDL je nejen to, že se jedná o standard IEEE, ale také to, že může být realizován automaticky v programovatelných logických zařízeních, jako jsou FPGA a CPLD.

TINA může generovat syntetizovatelný VHDL kód spolu s odpovídajícím UCF souborem, pokud je v menu Analýza / Možnosti nastaveno zaškrtávací políčko Generovat syntetizovatelný kód. Vytvořené soubory VHD a UCF můžete uložit příkazem „Vytvořit soubor VHD & UCF“ v nabídce T&M. Tyto soubory můžete číst s bezplatným programem Xilinx Webpack, generovat bit-stream soubor popisující implementaci návrhu a poté jej nahrát na čipy Xilinx FPGA.

Příklad: Následující obvod je čítač definovaný ve VHDL.
Digitální VHDL simulace, obraz 1
Simulace běhu analýzy / digitální VHDL poskytuje následující schéma:
Simulace VHDL, obraz 2
Pokud dvakrát kliknete na blok Counter v TINA a stisknete tlačítko Enter Macro, uvidíte kód VHDL definující čítač:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

V TINA můžete změnit VHDL kód a okamžitě vidět efekt.

Změňte linku Pre_Q <= Pre_Q + 1; výše Pre_Q <= Pre_Q + 2; a zavřete dialog.

Simulace analýzy / digitálního VHDL poskytuje následující diagram

Tento okruh můžete také studovat v TINA Interaktivní režim.