HDL Debugger: Ladění VHDL a Verilog kódů

HDL Debugger: Ladění VHDL a Verilog kódů

Ladění HDL programů je obzvláště těžké, protože v těchto jazycích probíhají souběžné procesy.

Skvělá funkce v TINA je, že HDL debugger je nyní integrován.

You Can:
  • Spuštění příkazu VHDL a Verilog kód-výpis (krok)
  • Spuštění podprogramů jako jednoho příkazu (Step Over)
  • Přidat body přerušení (Přepnout bod přerušení), průběžně spouštět (Start) a zastavit na zarážkách.
  • Umístěte proměnné, signály a další objekty do záložky Hodinky a během ladění zobrazte jejich hodnotu.
  • Zobrazit všechny zarážky a objekty v záložkách zarážky a místní v dolní části okna ladicího programu HDL.
HDL Debugger, obrázek 1