Verilog A og AMS Simulation

Jump to TINA Main Page & General Information

I dag er det mest anvendte sprog til at beskrive elektronik kredsløb og enhed modeller Spice netlist format (1973). Men Spice netlister er ofte svære at læse og forstå, og de mangler mange funktioner i programmeringssprog, som ingeniører vil have brug for, mens de skaber modeller og simulering.

Det relativt nye Verilog-A-sprog (1995) giver en alternativ metode med en let læselig programmeringssprogstil C som syntax. Således er Verilog-A en passende efterfølger af SPICE netlists for at beskrive kredsløbstopologier.

Verilog-AMS-sproget er en endnu mere sofistikeret metode til at beskrive elektronikskredsløb, der indeholder både analoge og digitale komponenter. Som vi har observeret tidligere, er Verilog-AMS et derivat af den rent digitale Verilog, der er udvidet med den rent analoge Verilog A og en grænseflade til forbindelsen af de analoge og digitale dele.

De fleste af enhedens biblioteker af TINA er i Spice netliste-format. Du kan dog allerede oprette og importere modeller og placere TINA-makroer i Verilog-A- og Verilog-AMS-format. Du kan finde flere sprogeksempler, enhedsmodeller og kredsløb i Eksempler\HDL\Verilog-A , Eksempler\HDL\Verilog-AMS mapper af TINA.

Verilog-AMS eksempel:

Følgende kredsløb indeholder en Digital Analog Converter (DAC) makro med Serial Peripheral Interface (SPI) og en testbænk makro, der genererer det digitale SPI signal. DAC modellen er defineret i Verilog AMS. Interessant nok er testbænken på venstre side skrevet i VHDL, som er et eksempel på at blande forskellige HDL'er, men her vil vi koncentrere os om Verilog AMS-makroen til højre. Dette kredsløb (DAC VAMS.TSC) er inkluderet i EXAMPLESVerilog AMS-mappen til TINA.

I TINA kan du se Verilog AMS-koden for DAC-modellen, hvis du dobbeltklikker på DAC-makroen og trykker på Enter Macro-knappen.

En del af koden er vist nedenfor:

Vi vil ikke gå ind i en detaljeret analyse af koden. Vi vil bare vise at i det første afsnit vist ovenfor konverterer DA Verilog-modulet serielt signal til et analogt signal (VOUTA).

I slutningen af makroen vist ovenfor (i TINA kan du scrolle derned), kaldes DA-modulet, og signalet udjævnes af en simpel opamp og et RC-filter ved hjælp af Verilog A instruktioner. Du kan også se definitionen af kondensatoren i kodefragmentet ovenfor.