Digital Verilog-simulering
Digital Verilog Elektronisk Circuit Simulation
Jump to TINA Main Page & General Information
- Verilog-A & AMS-simulering
- SystemVerilog-simulering
- VHDL Simulation
- VHDL-AMS simulering
- SystemC Simulering
TINA indeholder også en kraftfuld digital Verilog-simuleringsmotor. Fordelen ved Verilog sammenlignet med VHDL, at det er lettere at lære og forstå, men der er flere funktioner i VHDL.
TINA kan oversætte Verilog-modellerne og de andre digitale komponenter til syntetiserbar VHDL-kode, og ved hjælp af Xilinxs Webpack-software kan du generere bitstrømfilen, der beskriver implementeringen af designet og derefter uploade det til Xilinx FPGA-chips.
Følgende kredsløb sammenligner det samme fuld adder kredsløb ved hjælp af VHDL og Verilog.
Den skematiske del er den samme, kun koderne i makroerne er forskellige.
Du kan dobbeltklikke på VHDL- eller Verilog-makroerne og trykke på Enter Macro for at se de fulde detaljer og redigere koden, hvis du ønsker det:
De væsentlige dele er meget ens:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Hvis du kører Digital Timing Analysis fra menuen Analyse. Følgende diagram vises:
Du kan se, at udgangssignalerne fra begge modeller er nøjagtigt ens.