Digital VHDL Simulation med TINACloud

VHDL (VHSIC (High Speed ​​Integrated Circuits) Hardware Beskrivelse Sprog) er et IEEE-standard hardware beskrivelse sprog, der anvendes af elektroniske designere til at beskrive og simulere deres chips og systemer før fremstilling.

TINACloud indeholder nu en kraftfuld digital VHDL-simuleringsmotor. Ethvert digitalt kredsløb i TINACloud kan automatisk konverteres til en VHDL-kode og analyseres som et VHDL-design. Derudover kan du analysere den brede vifte af hardware til rådighed i VHDL og definere dine egne digitale komponenter og hardware i VHDL. Den store fordel ved VHDL er ikke kun, at det er en IEEE-standard, men også det, der kan realiseres automatisk i programmerbare logiske enheder som FPGA'er og CPLD'er.

TINACloud kan generere en syntetiserbar VHDL-kode sammen med den tilsvarende UCF-fil, hvis afkrydsningsfeltet Generer syntetiserbar kode er angivet i menuen Analyse / Valg. Du kan gemme de oprettede VHD- og UCF-filer med kommandoen "Create VHD & UCF ​​File" i menuen T & M. Du kan læse disse filer med Xilinx gratis værktøj Webpack, generere bitstrømfilen, der beskriver implementeringen af ​​designet og derefter uploade det til Xilinx FPGA-chips.

Eksempel: Følgende kredsløb er en tæller, defineret i VHDL.

Kør simuleringen online med TINACloud ved at klikke på billedet

Kørsel Analyse / Digital VHDL simulering, giver følgende diagram:

Digital VHDL Simulation, billede 3

Hvis du klikker på "Counter" -blokken og i HDL-linjen, tryk på knappen ..., du kan se VHDL-koden, der definerer tælleren

bibliotek ieee; brug ieee.std_logic_1164.all; brug ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-tælleren er port (ur: i std_logic; clear: i std_logic; QA, QB, QC, QD: out std_logic); END-tæller; -------------------------------------------------- - ARCHITEKTUR brug af tæller er signal Pre_Q: usigneret (3 ned til 0); BEGIN - adfærdsbeskrivelse af modprocessen (ur, klart) begynder hvis det er klart = '1' og derefter Pre_Q <= "0000"; elsif (ur = '1' og clock'event) så QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; Afslut Hvis; ende proces END behv; 

I TINA kan du ændre VHDL-koden og se effekten med det samme.

Ændre linjen Pre_Q <= Pre_Q + 1; ovenfor til Pre_Q <= Pre_Q + 2; og luk dialogboksen.

Nu giver Analyse / Digital VHDL-simulering følgende diagram:

Digital vhdl-simulering, billede 4