Digital VHDL Simulation med TINACloud

VHDL (VHSIC (High Speed Integrated Circuits) Hardware Beskrivelse Sprog) er et IEEE-standard hardware beskrivelse sprog, der anvendes af elektroniske designere til at beskrive og simulere deres chips og systemer før fremstilling.

TINACloud inkluderer nu en kraftig digital VHDL-simuleringsmotor. Ethvert digitalt kredsløb i TINACloud kan automatisk konverteres til en VHDL-kode og analyseres som et VHDL-design. Derudover kan du analysere det brede udvalg af hardware, der er tilgængeligt i VHDL, og definere dine egne digitale komponenter og hardware i VHDL. Den store fordel ved VHDL er ikke kun, at det er en IEEE-standard, men også at den kan realiseres automatisk i programmerbare logiske enheder som FPGA'er og CPLD'er.

TINACloud kan generere en syntetiserbar VHDL-kode sammen med den tilsvarende UCF-fil, hvis afkrydsningsfeltet Generer syntetiserbar kode er markeret i menuen Analyse / Indstillinger. Du kan gemme de oprettede VHD- og UCF-filer med kommandoen "Opret VHD & UCF-fil" i T&M-menuen. Du kan læse disse filer med Xilinxs gratis utility Webpack, generere bit-stream-filen, der beskriver implementeringen af designet og derefter uploade den til Xilinx FPGA-chips.

Eksempel: Følgende kredsløb er en tæller, defineret i VHDL.

Kør simuleringen online med TINACloud ved at klikke på billedet

Kørsel Analyse / Digital VHDL simulering, giver følgende diagram:

Hvis du klikker på "Tæller" -blokken og i HDL-linjen trykker du på knappen… kan du se VHDL-koden, der definerer tælleren

bibliotek ieee; brug ieee.std_logic_1164.all; brug ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-tæller er port (ur: i std_logic; klar: i std_logic; QA, QB, QC, QD: ud std_logic); END-tæller; -------------------------------------------------- - ARKITEKTUR behv af tæller er signal Pre_Q: usigneret (3 ned til 0); BEGIN - adfærdsmæssig beskrivelse af tællerprocessen (ur, ryd) begynder hvis clear = '1' og derefter Pre_Q <= "0000"; elsif (ur = '1' og ur'event) derefter QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; Afslut Hvis; afslutningsproces END behv;

I TINA kan du ændre VHDL-koden og se effekten med det samme.

Ændre linjen Pre_Q <= Pre_Q + 1; ovenfor til Pre_Q <= Pre_Q + 2; og luk dialogboksen.