VHDL Simulation i TINA inkluderet i alle versioner

VHDL Simulation i TINA inkluderet i alle versioner

VHDL (VHSIC (High Speed ​​Integrated Circuits) Hardware Beskrivelse Sprog) er et IEEE-standard hardware beskrivelse sprog, der anvendes af elektroniske designere til at beskrive og simulere deres chips og systemer før fremstilling.

TINA-versionerne 7 og højere indeholder nu en kraftfuld digital VHDL-simuleringsmotor. Ethvert digitalt kredsløb i TINA kan automatisk konverteres til en VHDL-kode og analyseres som et VHDL-design. Derudover kan du analysere den brede vifte af hardware til rådighed i VHDL og definere dine egne digitale komponenter og hardware i VHDL. Den store fordel ved VHDL er ikke kun, at det er en IEEE-standard, men også det, der kan realiseres automatisk i programmerbare logiske enheder som FPGA'er og CPLD'er.

TINA kan generere en syntetiserbar VHDL-kode sammen med den tilsvarende UCF-fil, hvis afkrydsningsfeltet Generer syntetiserbar kode er angivet i menuen Analyse / Valg. Du kan gemme de oprettede VHD- og UCF-filer med kommandoen "Create VHD & UCF ​​File" i menuen T & M. Du kan læse disse filer med Xilinx gratis værktøj Webpack, generere bitstrømfilen, der beskriver implementeringen af ​​designet og derefter uploade det til Xilinx FPGA-chips.

Eksempel: Følgende kredsløb er en tæller, defineret i VHDL.
Digital VHDL Simulation, billede 1
Kørsel Analyse / Digital VHDL simulering, giver følgende diagram:
VHDL Simulation, billede 2
Hvis du dobbeltklikker på tællerblokken i TINA, og tryk på knappen Enter Macro, kan du se VHDL-koden, der definerer tælleren:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

I TINA kan du ændre VHDL-koden og se effekten med det samme.

Ændre linjen Pre_Q <= Pre_Q + 1; ovenfor til Pre_Q <= Pre_Q + 2; og luk dialogboksen.

Nu giver Analyse / Digital VHDL-simulering følgende diagram

Du kan også studere dette kredsløb i TINA's Interaktiv tilstand.