10. FET forstærker design
STRØM - 10. FET-forstærkerdesign
TIDLIGERE - 9. FET Forstærker analyse
FET forstærker design
Vi undersøger nu udvidelsen af FET-forstærkeranalysen, der blev præsenteret tidligere i dette kapitel, til udformningen af FET-forstærkere. Vi vil forsøge at definere de ukendte i designproblemet og derefter udvikle ligninger til løsning af disse ukendte. Som i de fleste elektroniske design vil antallet af ligninger være mindre end antallet af ukendte. De yderligere begrænsninger er opstillet for at opfylde visse overordnede mål (fx minimumspris, mindre variation i præstation på grund af parameterændringer).
10.1 CS forstærkeren
Designproceduren for en CS-forstærker er præsenteret i dette afsnit. Vi skal reducere JFET og udtømningen MOSFET forstærker design til en organiseret procedure. Selvom dette måske ser ud til
reducere design til en meget rutineproces, skal du overbevise dig selv om, at du forstår oprindelsen af hvert trin, da der efterfølgende kan kræves flere variationer. Hvis alt hvad du gør for at designe en CS-forstærker er tankeløst at "tilslutte" de trin, vi præsenterer, mangler du hele pointen i denne diskussion. Som ingeniør søger du at gøre ting, der er ikke rutine. At reducere teorien til en organiseret tilgang er, hvad du vil gøre. Du vil ikke blot anvende de tilgange, som andre allerede har gjort for dig.
Forstærkere er designet til at imødekomme forstærkningskrav, forudsat at de ønskede specifikationer ligger inden for transistorens rækkevidde. Forsyningsspænding, belastningsmodstand, spændingsforstærkning og inputmodstand (eller strømforstærkning) er normalt specificeret. Designerens opgave er at vælge modstandsværdier R1, R2, RDog RS. Se Figur 40, som du følger trinene i proceduren. Denne procedure forudsætter, at en enhed er blevet valgt, og at dens egenskaber er kendt.
Figur 40 JFET CS forstærker
Vælg først et Q-punkt i mætningsområdet for FET-karakteristiske kurver. Se kurverne i figur 40 (b) til et eksempel. Dette identificerer VDSQ, VGSQog IDQ.
Vi løser nu for de to modstande i udgangsløkkenet, RS , RD. Da der er to ukendte, kræver vi to uafhængige ligninger. Vi begynder med at skrive dc KVL ligning omkring drain-source loop,
(58)
Løsning for summen af de to modstande udbytter
(59)
(60)
Modstanden, RD, er den eneste ukendte i denne ligning. Løsning for RD resulterer i en kvadratisk ligning med to løsninger, en negativ og en positiv. Hvis den positive løsning resulterer i RD > K1, hvilket betyder en negativ RS, skal der vælges et nyt Q-punkt (dvs. genstart designet). Hvis den positive opløsning giver RD < K1, vi kan fortsætte.
Nu hvor RD er kendt, løser vi for RS ved hjælp af ligning (59), drain-to-source loop ligningen.
(61)
Med RD , RS kendt, vi behøver kun at finde R1 , R2.
Vi begynder med at omskrive KVL-ligningen for gate-kilde-sløjfen.
(62)
Spændingen, VGS, er af modsat polaritet fra VDD. Således udtrykket IDQRS skal være større end VGSQ i størrelse. Ellers, VGG vil have den modsatte polaritet fra VDD, hvilket ikke er muligt ifølge ligning (62).
Vi løser nu for R1 , R2 forudsat at VGG fundet har samme polaritet as VDD. Disse modstandsværdier vælges ved at finde værdien af RG fra strømforbrugets ligning eller fra indgangsbestandigheden. Vi løser for R1 , R2.
(63)
Antag nu, at ligning (62) resulterer i a VGG det har den modsat polaritet of VDD. Det er ikke muligt at løse for R1 , R2. Den praktiske måde at gå videre er at lade VGG = 0 V. Således 
. Da VGG er angivet ved ligning (62), den tidligere beregnede værdi af RS nu skal ændres.
Figur 41 - CS forstærker
I figur 41, hvor en kondensator bruges til at omgå en del af RS, udvikler vi den nye værdi af RS som følger:
(64)
Værdien af Rsdc is RS1 + RS2 og værdien af RSac is RS1.
Nu hvor vi har en ny Rsdc, vi skal gentage flere tidligere trin i designet. Vi bestemmer igen RD ved hjælp af KVL for drain-to-source-sløjfen.
(65)
Designproblemet bliver nu en af beregning af begge dele RS1 , RS2 i stedet for at finde kun en kilde modstand.
Med en ny værdi for RD of K1 - Rsdc, går vi til spændingsforstærkningen af Equation (60) med RSac bruges til dette ac ligning snarere end RS. Følgende yderligere trin skal tilføjes til designproceduren:
Vi finder RSac (som er simpelthen RS1) fra spændingsforstærkningsligningen
(66)
RSac er den eneste ukendte i denne ligning. Løsning for dette finder vi
(67)
Antag nu det RSac Det viser sig at være positivt, men mindre end Rsdc. Dette er den ønskelige betingelse siden
(68)
Så vores design er komplet og
(69)
Antag at RSac Det viser sig at være positivt, men større end Rsdc. Forstærkeren kan ikke konstrueres med spændingsforstærkning og Q-punkt som valgt. Der skal vælges et nyt Q-punkt. Hvis spændingsforøgelsen er for høj, er det muligvis ikke muligt at udføre designet med et Q-punkt. Der kan være brug for en anden transistor eller brug af to separate trin kan være påkrævet.
10.2 CD-forstærkeren
Vi præsenterer nu designproceduren for CD JFET-forstærkeren. Følgende mængder er specificeret: strømforbrug, belastningsmodstand og VDD. Inputmodstand kan specificeres i stedet for strømforstærkning. Se kredsløbet i figur 39, mens du studerer følgende procedure. Endnu en gang minder vi dig om, at processen med at reducere teorien til et sæt trin er den vigtige del af denne diskussion - ikke de faktiske trin.
Vælg først et Q-punkt i midten af FET-karakteristikkurverne ved hjælp af figur 20 (“Kapitel 3: Junction felt-effekt transistor (JFET)”). Dette trin bestemmer VDSQ, VGSQ, IDQ , gm.
Vi kan løse for modstanden forbundet med kilden ved at skrive dc KVL ligning omkring drain-to-source loop.
(70)
hvorfra vi finder dc værdi af RS,
(71)
Vi finder næste ac værdi af modstand RSac, fra den omlejrede strømforstærkningsligning, ligning (55).
(72)
hvor RG = Rin. Hvis indgangsresistensen ikke er angivet, skal du lade RSac = Rsdc og beregne inputmodstanden fra ligning (72). Hvis indgangsresistensen ikke er høj nok, kan det være nødvendigt at ændre Q-punktets placering.
If Rin er angivet, er det nødvendigt at beregne RSac fra ligning (72). I sådanne tilfælde, RSac er forskellig fra Rsdc, så vi omgå en del af RS med en kondensator.
Vi gør nu opmærksom på input bias kredsløb. Vi bestemmer VGG ved hjælp af ligningen,
(73)
Ingen faseinversion produceres i en FET-forstærker og VGG er normalt af samme polaritet som forsyningsspændingen.
Nu hvor VGG Det er kendt, vi bestemmer værdierne for R1 , R2 fra Thevenin ækvivalent af bias kredsløb
(74)
Der er sædvanligvis nok afløbsstrøm i en SF til at udvikle den modsatte polaritetsspænding, der er nødvendig for at kompensere for de negative spændinger, der kræves af JFET-porten. Derfor kan normal spændingsfordelingsforspænding anvendes.
Figur 44 - CD forstærker med del af RS omgået
Vi vender nu tilbage til problemet med at angive inputmodstanden. Vi kan antage den del af RS er omgået, som i figur 44, som fører til forskellige værdier af RSac , Rsdc. Vi bruger ligning (71) til at løse for Rsdc. Derefter lader vi RG lig den angivne værdi af Rin, og brug Equation (72) til at løse for RSac.
Hvis RSac beregnet ovenfor er mindre end Rsdc, udføres designet ved omgåelse RS2 med en kondensator. Huske på, at RSac = RS1 , Rsdc = RS1 + RS2. Hvis derimod, RSac er større end Rsdc, skal Q-punktet flyttes til et andet sted. Vi vælger en mindre VDS hvilket medfører, at øget spænding falder over RS1 + RS2, Hvilket gør Rsdc større. Hvis VDS kan ikke reduceres tilstrækkeligt til at gøre Rsdc større end RSac, så kan forstærkeren ikke designes med den givne strømforstærkning, Rin, og FET type. En af disse tre specifikationer skal ændres, eller et andet forstærkerstadium skal bruges til at tilvejebringe den ønskede gevinst.
10.3 SF Bootstrap Forstærker
Vi undersøger nu en variant af cd-forstærkeren kendt som SF (eller CD) bootstrap FET forstærker. Dette kredsløb er et specielt tilfælde af SF kaldet bootstrap kredsløb og er illustreret i figur 45.
Her er bias udviklet på tværs af kun en del af kildemodstanden. Dette reducerer behovet for en kondensator bypass over en del af kildemodstanden og opnår således en meget større indgangsbestandighed, end det normalt kan opnås. Dette design giver os mulighed for at udnytte FET's højimpedansegenskaber uden at bruge en høj værdi af gate modstand, RG.
Det tilsvarende kredsløb i figur 46 anvendes til at evaluere kredsløbsoperationen
Figur 45 - Bootstrap-kildefølger
Vi antager det iin er tilstrækkeligt lille til at tilnærme strømmen i RS2 as i1. Udgangsspændingen er så vist at være
(75)
hvor
(76)
Hvis antagelsen om iin er ikke gyldig, erstattes af udtrykket
(77)
En KVL ligning ved input giver vin som følger:
(78)
Den nuværende, i1, er fundet fra et nuværende-divider forhold,
(79)
Kombinere ligninger (79) og (78) giver,
(80)
En anden ligning for vin er udviklet rundt om løkken igennem RG , RS2 som følger.
(81)
Vi eliminerer vin ved at sætte ligning (80) lig med ligning (81) og løse for iin at opnå
(82)
Indgangsresistensen, Rin = vin/iin, findes ved at dividere ligning (81) ved ligning (82) med resultatet,
(83)
RG er den eneste ukendte i denne ligning, så vi kan løse for at opnå,
(84)
Den aktuelle gevinst er
(85)
Vi kan nu bruge de ligninger, der er afledt tidligere sammen med den observation, at RS - RS2 = RS1 for at løse for den nuværende gevinst.
(86)
Spændingsforøgelsen er
(87)
Bemærk at nævneren i ligning (84) er større end tælleren, hvilket viser det RG <(Rin-RS2). Dette viser at en stor indgangsresistens kan opnås uden at have samme størrelsesorden som RG.
