SystemVerilog-simulering

Verilog A og AMS Simulation

Jump to TINA Main Page & General Information

Verilog Simulation
Verilog-A & AMS-simulering
VHDL Simulation
VHDL-AMS simulering
SystemC Simulering

SystemVerilog er en udvidelse af Verilog hardwarebeskrivelsessproget, også inkluderet i TINA.
I TINA er SystemVerilog automatisk oversat til SystemC, som kan kompileres med MS Visual Studio, der giver en meget hurtig og optimeret kode. Du kan finde flere kredsløbseksempler i mappen Eksempler\HDL\SystemVerilog i TINA.