Digitale Verilog-Simulation

Digitale Verilog-Elektronikschaltungssimulation

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TINA enthält auch eine leistungsstarke digitale Verilog-Simulations-Engine. Der Vorteil von Verilog im Vergleich zu VHDL besteht darin, dass es einfacher zu erlernen und zu verstehen ist. Es gibt jedoch mehr Funktionen in VHDL.

TINA kann die Verilog-Modelle und die anderen digitalen Komponenten in synthetisierbaren VHDL-Code übersetzen. Mit der Webpack-Software von Xilinx können Sie die Bitstream-Datei generieren, die die Implementierung des Designs beschreibt, und sie auf Xilinx-FPGA-Chips hochladen.

Die folgende Schaltung vergleicht dieselbe Volladdiererschaltung mit VHDL und Verilog.

Der schematische Teil ist derselbe, nur die Codes in den Makros unterscheiden sich.

Sie können auf die VHDL- oder die Verilog-Makros doppelklicken und Enter Macro drücken, um alle Details anzuzeigen und den Code zu bearbeiten, wenn Sie möchten:

Die wesentlichen Teile sind sehr ähnlich:

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Wenn Sie die digitale Zeitanalyse über das Menü Analyse ausführen. Das folgende Diagramm wird angezeigt:

Sie sehen, dass die Ausgangssignale beider Modelle genau gleich sind.