Digitale VHDL-Simulation mit TINACloud

VHDL (VHSIC (Very High Speed ​​Integrated Circuits) - Hardwarebeschreibungssprache) ist eine IEEE-Standard-Hardwarebeschreibungssprache, die von Elektronikdesignern verwendet wird, um ihre Chips und Systeme vor der Herstellung zu beschreiben und zu simulieren.

TINACloud enthält jetzt eine leistungsstarke digitale VHDL-Simulations-Engine. Jede digitale Schaltung in TINACloud kann automatisch in einen VHDL-Code konvertiert und als VHDL-Design analysiert werden. Darüber hinaus können Sie die breite Palette der in VHDL verfügbaren Hardware analysieren und Ihre eigenen digitalen Komponenten und Hardware in VHDL definieren. Der große Vorteil von VHDL besteht nicht nur darin, dass es sich um einen IEEE-Standard handelt, sondern dass dieser auch in programmierbaren Logikbausteinen wie FPGAs und CPLDs automatisch realisiert werden kann.

TINACloud kann einen synthetisierbaren VHDL-Code zusammen mit der entsprechenden UCF-Datei generieren, wenn das Kontrollkästchen Synthetisierbaren Code generieren im Menü Analyse / Optionen aktiviert ist. Sie können die erstellten VHD- und UCF-Dateien mit dem Befehl „Create VHD & UCF ​​File“ im Menü T & M speichern. Sie können diese Dateien mit dem kostenlosen Dienstprogramm Webpack von Xilinx lesen, die Bitstromdatei generieren, die die Implementierung des Designs beschreibt, und sie dann auf Xilinx FPGA-Chips hochladen.

Beispiel: Die folgende Schaltung ist ein in VHDL definierter Zähler.

Führen Sie die Simulation online mit TINACloud aus, indem Sie auf das Bild klicken

Wenn Sie Analysis / Digital VHDL-Simulation ausführen, wird das folgende Diagramm angezeigt:

Digitale VHDL-Simulation, Bild 3

Wenn Sie auf den Block „Counter“ klicken und in der HDL-Zeile die Taste… drücken, wird der VHDL-Code angezeigt, der den Counter definiert

Bibliothek ieee; benutze ieee.std_logic_1164.all; benutze ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-Zähler ist Port (Uhr: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END Zähler; -------------------------------------------------- - ARCHITEKTUR Behv des Zählers ist Signal Pre_Q: vorzeichenlos (3 nach unten auf 0); BEGIN - Verhaltensbeschreibung des Zählerprozesses (Uhr, Löschen) beginnt, wenn Löschen = '1', dann Pre_Q <= "0000"; elsif (clock = '1' und clock'event) dann QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; ende wenn; Prozess beenden; END behv; 

In TINA können Sie den VHDL-Code ändern und den Effekt sofort sehen.

Ändern Sie die Zeile Pre_Q <= Pre_Q + 1; oben zu Pre_Q <= Pre_Q + 2; und schließen Sie den Dialog.

Die Analyse / Digitale VHDL-Simulation liefert nun folgendes Diagramm:

Digitale VHDL-Simulation, Bild 4