VHDL-Simulation in TINA in allen Versionen enthalten

VHDL-Simulation in TINA in allen Versionen enthalten

VHDL (VHSIC (Very High Speed ​​Integrated Circuits) - Hardwarebeschreibungssprache) ist eine IEEE-Standard-Hardwarebeschreibungssprache, die von Elektronikdesignern verwendet wird, um ihre Chips und Systeme vor der Herstellung zu beschreiben und zu simulieren.

Die TINA-Versionen 7 und höher enthalten jetzt eine leistungsstarke digitale VHDL-Simulations-Engine. Jeder digitale Schaltkreis in TINA kann automatisch einen VHDL-Code konvertieren und als VHDL-Entwurf analysieren. Darüber hinaus können Sie die breite Palette der in VHDL verfügbaren Hardware analysieren und Ihre eigenen digitalen Komponenten und Hardware in VHDL definieren. Der große Vorteil von VHDL ist nicht nur, dass es sich um einen IEEE-Standard handelt, sondern auch, dass er in programmierbaren Logikbausteinen wie FPGAs und CPLDs automatisch realisiert werden kann.

TINA kann zusammen mit der entsprechenden UCF-Datei einen synthetisierbaren VHDL-Code generieren, wenn das Kontrollkästchen Synthetisierbaren Code generieren im Menü Analyse / Optionen aktiviert ist. Sie können die erstellten VHD- und UCF-Dateien mit dem Befehl „Create VHD & UCF ​​File“ im Menü T & M speichern. Sie können diese Dateien mit dem kostenlosen Dienstprogramm Webpack von Xilinx lesen, die Bitstream-Datei generieren, die die Implementierung des Designs beschreibt, und sie dann auf Xilinx-FPGA-Chips hochladen.

Beispiel: Die folgende Schaltung ist ein in VHDL definierter Zähler.
Digitale VHDL-Simulation, Bild 1
Wenn Sie Analysis / Digital VHDL-Simulation ausführen, wird das folgende Diagramm angezeigt:
VHDL-Simulation, Bild 2
Wenn Sie in TINA auf den Counter-Block doppelklicken und die Enter Macro-Schaltfläche drücken, sehen Sie den VHDL-Code, der den Counter definiert:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

In TINA können Sie den VHDL-Code ändern und den Effekt sofort sehen.

Ändern Sie die Zeile Pre_Q <= Pre_Q + 1; oben zu Pre_Q <= Pre_Q + 2; und schließen Sie den Dialog.

Jetzt liefert die Analyse / Digitale VHDL-Simulation das folgende Diagramm

Sie können diese Schaltung auch in TINA's studieren Interaktiver Modus.