10. FET-Verstärker-Design
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FET-Verstärker-Design
Wir untersuchen nun die Erweiterung der zuvor in diesem Kapitel vorgestellten FET-Verstärkeranalyse auf das Design von FET-Verstärkern. Wir werden versuchen, die Unbekannten im Entwurfsproblem zu definieren, und dann Gleichungen zur Lösung dieser Unbekannten entwickeln. Wie in den meisten Elektronikdesigns ist die Anzahl der Gleichungen geringer als die Anzahl der Unbekannten. Die zusätzlichen Einschränkungen werden festgelegt, um bestimmte allgemeine Ziele zu erreichen (z. B. minimale Kosten, weniger Leistungsschwankungen aufgrund von Parameteränderungen).
10.1 Der CS-Verstärker
In diesem Abschnitt wird das Designverfahren eines CS-Verstärkers vorgestellt. Wir werden JFET und das Design des MOSFET-Verstärkers auf ein organisiertes Verfahren reduzieren. Während dies erscheinen mag
Wenn Sie das Design auf einen sehr routinemäßigen Prozess reduzieren, müssen Sie sich davon überzeugen, dass Sie den Ursprung jedes Schritts verstehen, da später möglicherweise mehrere Variationen erforderlich sind. Wenn Sie beim Entwerfen eines CS-Verstärkers nur gedankenlos die von uns vorgestellten Schritte „einstecken“ müssen, fehlt Ihnen der springende Punkt dieser Diskussion. Als Ingenieur möchten Sie Dinge tun, die sind nicht Routine. Die Theorie auf einen organisierten Ansatz zu reduzieren, ist das, was Sie tun werden. Sie werden nicht einfach die Ansätze anwenden, die andere bereits für Sie getan haben.
Verstärker sind so ausgelegt, dass sie die Verstärkungsanforderungen erfüllen, vorausgesetzt, die gewünschten Spezifikationen liegen im Bereich des Transistors. Die Versorgungsspannung, der Lastwiderstand, die Spannungsverstärkung und der Eingangswiderstand (oder die Stromverstärkung) werden normalerweise angegeben. Die Aufgabe des Designers besteht darin, die Widerstandswerte auszuwählen R1, R2, RD und RS. Siehe Abbildung 40, wenn Sie die Schritte in der Anleitung befolgen. Bei diesem Verfahren wird davon ausgegangen, dass ein Gerät ausgewählt wurde und dessen Eigenschaften bekannt sind.
Abbildung 40 JFET CS-Verstärker
Wählen Sie zunächst einen Q-Punkt im Sättigungsbereich der FET-Kennlinien. Ein Beispiel finden Sie in den Kurven von Abbildung 40 (b). Dies identifiziert VDSQ, VGSQ und IDQ.
Wir lösen jetzt nach den beiden Widerständen in der Ausgangsschleife, RS und RD. Da es zwei Unbekannte gibt, benötigen wir zwei unabhängige Gleichungen. Wir beginnen mit dem Schreiben der dc KVL-Gleichung um die Drain-Source-Schleife,
(58)
Durch Auflösen der Summe der beiden Widerstände erhält man
(59)
(60)
Der Widerstand, RD, ist das einzige Unbekannte in dieser Gleichung. Lösen für RD führt zu einer quadratischen Gleichung mit zwei Lösungen, einer negativen und einer positiven. Wenn die positive Lösung resultiert RD > K1, impliziert also ein negatives RSmuss ein neuer Q-Punkt ausgewählt werden (dh das Design erneut starten). Wenn die positive Lösung nachgibt RD < K1, wir können fortfahren.
Nun RD ist bekannt, wir lösen nach RS mit der Gleichung (59) die Drain-Source-Schleifengleichung.
(61)
Mit der RD und RS bekanntlich müssen wir nur finden R1 und R2.
Wir beginnen mit dem Umschreiben der KVL-Gleichung für die Gate-Source-Schleife.
(62)
Die Spannung VGSist von entgegengesetzter Polarität von VDD. Also der Begriff IDQRS muss größer sein als VGSQ in der Größenordnung. Andernfalls, VGG wird die entgegengesetzte Polarität von haben VDD, was gemäß Gleichung (62) nicht möglich ist.
Wir lösen jetzt nach R1 und R2 vorausgesetzt, dass die VGG gefunden hat das gleiche Polarität as VDD. Diese Widerstandswerte werden durch Ermitteln des Wertes von ausgewählt RG aus der Stromverstärkungsgleichung oder aus dem Eingangswiderstand. Wir lösen für R1 und R2.
(63)
Angenommen, Gleichung (62) führt zu a VGG das hat die entgegengesetzter Polarität of VDD. Es ist nicht möglich zu lösen R1 und R2. Der praktische Weg zu gehen ist zu vermieten VGG = 0 V. Somit 
. Da VGG wird durch Gleichung (62) angegeben, dem zuvor berechneten Wert von RS muss jetzt geändert werden.
Abbildung 41 - CS Verstärker
In Abbildung 41 wird ein Kondensator verwendet, um einen Teil von zu umgehen RSWir entwickeln den neuen Wert von RS wie folgt:
(64)
Der Wert der RNDC is RS1 + RS2 und der Wert von RTaschen is RS1.
Jetzt haben wir eine neue RNDCWir müssen einige frühere Schritte im Design wiederholen. Wir stellen noch einmal fest RD Verwendung von KVL für die Drain-to-Source-Schleife.
(65)
Das Entwurfsproblem besteht nun darin, beide zu berechnen RS1 und RS2 anstatt nur einen Quellwiderstand zu finden.
Mit einem neuen Wert für RD of K1 - R.NDCGehen wir zum Spannungsverstärkungsausdruck der Gleichung (60) mit RTaschen dafür verwendet ac Gleichung eher als RS. Die folgenden zusätzlichen Schritte müssen zur Entwurfsprozedur hinzugefügt werden:
Wir finden RTaschen (was einfach ist RS1) aus der Spannungsverstärkungsgleichung
(66)
RTaschen ist das einzige Unbekannte in dieser Gleichung. Nach dieser Lösung finden wir
(67)
Angenommen, jetzt das RTaschen ist positiv, aber weniger als RNDC. Dies ist die wünschenswerte Voraussetzung da
(68)
Dann ist unser Entwurf abgeschlossen und
(69)
Angenommen, dass RTaschen wird aber als positiv befunden mehr als RNDC. Der Verstärker kann nicht mit der ausgewählten Spannungsverstärkung und dem ausgewählten Q-Punkt ausgelegt werden. Ein neuer Q-Punkt muss ausgewählt werden. Wenn die Spannungsverstärkung zu hoch ist, kann das Design möglicherweise nicht mit einem Q-Punkt beeinflusst werden. Möglicherweise ist ein anderer Transistor erforderlich, oder es können zwei separate Stufen erforderlich sein.
10.2 Der CD-Verstärker
Wir präsentieren nun das Designverfahren für den CD-JFET-Verstärker. Folgende Größen sind spezifiziert: Stromverstärkung, Lastwiderstand und VDD. Der Eingangswiderstand kann anstelle der Stromverstärkung angegeben werden. Beziehen Sie sich auf die Schaltung in Abbildung 39, wenn Sie das folgende Verfahren studieren. Wir möchten Sie noch einmal daran erinnern, dass der Prozess der Reduzierung der Theorie auf eine Reihe von Schritten der wichtige Teil dieser Diskussion ist - nicht die tatsächlichen Schritte.
Wählen Sie zunächst einen Q-Punkt in der Mitte der FET-Kennlinien mit Hilfe von Abbildung 20 („Kapitel 3: Junction-Feldeffekttransistor (JFET)“). Dieser Schritt bestimmt VDSQ, VGSQ, IDQ und gm.
Wir können nach dem an die Quelle angeschlossenen Widerstand suchen, indem wir das schreiben dc KVL-Gleichung um die Drain-Source-Schleife.
(70)
von denen finden wir die dc Wert von RS,
(71)
Wir finden als nächstes die ac Wert des Widerstands, RTaschenaus der umgeordneten Stromverstärkungsgleichung Gleichung (55).
(72)
woher RG = Rin. Wenn der Eingangswiderstand nicht angegeben ist, lassen Sie RTaschen = RNDC und berechnen Sie den Eingangswiderstand aus Gleichung (72). Wenn der Eingangswiderstand nicht hoch genug ist, muss möglicherweise die Position des Q-Punkts geändert werden.
If Rin angegeben ist, ist es notwendig zu berechnen RTaschen aus Gleichung (72). In solchen Fällen, RTaschen unterscheidet sich von RNDC, so umgehen wir einen Teil von RS mit einem Kondensator.
Wir wenden uns nun der Eingangsvorspannungsschaltung zu. Wir bestimmen VGG unter Verwendung der Gleichung,
(73)
In einem Sourcefolger-FET-Verstärker und wird keine Phaseninversion erzeugt VGG hat normalerweise die gleiche Polarität wie die Versorgungsspannung.
Nun VGG bekannt ist, bestimmen wir die Werte von R1 und R2 aus dem Thevenin-Äquivalent der Vorspannungsschaltung
(74)
In einem SF ist normalerweise genügend Drainstrom vorhanden, um die Spannung mit entgegengesetzter Polarität zu entwickeln, die zum Ausgleich der negativen Spannungen erforderlich ist, die vom JFET-Gate benötigt werden. Daher kann eine normale Spannungsteilungsvorspannung verwendet werden.
Abbildung 44 - CD-Verstärker mit teilweise umgangenem RS
Wir kehren nun zu dem Problem zurück, den Eingangswiderstand festzulegen. Wir können diesen Teil von annehmen RS wird wie in Abbildung 44 umgangen, was zu unterschiedlichen Werten von führt RTaschen und RNDC. Wir verwenden Gleichung (71), um nach zu lösen RNDC. Als nächstes lassen wir RG gleich dem angegebenen Wert von Rinund verwende Gleichung (72), um nach zu lösen RTaschen.
Besitzt das RTaschen oben berechnet ist kleiner als RNDCwird das Design durch Umgehen erreicht RS2 mit einem Kondensator. Erinnere dich daran RTaschen = RS1 und RNDC = RS1 + RS2. Wenn auf der anderen Seite RTaschen ist größer als RNDCDer Q-Punkt muss an einen anderen Ort verschoben werden. Wir wählen einen kleineren aus VDS Dies führt dazu, dass eine erhöhte Spannung herabgesetzt wird RS1 + RS2, was macht RNDC größer Ob VDS kann nicht ausreichend reduziert werden RNDC größer als RTaschendann kann der Verstärker nicht mit der gegebenen Stromverstärkung ausgelegt werden, Rinund FET-Typ. Eine dieser drei Spezifikationen muss geändert werden, oder es muss eine zweite Verstärkerstufe verwendet werden, um die erforderliche Verstärkung bereitzustellen.
10.3 Der SF-Bootstrap-Verstärker
Wir untersuchen nun eine Variante des CD - Verstärkers, die als SF (oder CD) Bootstrap-FET-Verstärker. Diese Schaltung ist ein Sonderfall des SFs Bootstrap-Schaltung und ist in Abbildung 45 dargestellt.
Hier wird die Vorspannung nur über einen Teil des Source-Widerstands entwickelt. Dies reduziert den Bedarf an einem Kondensator-Bypass über einen Teil des Source-Widerstands und erzielt somit einen viel größeren Eingangswiderstand als normalerweise erreicht werden kann. Dieses Design ermöglicht es uns, die hohen Impedanzcharakteristiken des FET zu nutzen, ohne einen hohen Gatewiderstand zu verwenden. RG.
Die Ersatzschaltung von Fig. 46 wird verwendet, um den Schaltungsbetrieb auszuwerten
Abbildung 45 - Bootstrap-Quellennachfolger
Wir nehmen an, dass iin ist ausreichend klein, um sich dem Strom in anzunähern RS2 as i1. Die Ausgangsspannung wird dann als gefunden
(75)
woher
(76)
Wenn die Annahme ungefähr ist iin ist ungültig, wird durch den Ausdruck ersetzt
(77)
Eine KVL-Gleichung am Eingang ergibt vin wie folgt:
(78)
Die jetzige, i1wird aus einer aktuellen Teiler-Beziehung gefunden,
(79)
Kombinieren der Gleichungen (79) und (78) von Ausbeuten
(80)
Eine zweite Gleichung für vin wird um die Schleife hindurch entwickelt RG und RS2 wie folgt.
(81)
Wir beseitigen vin indem Sie Gleichung (80) gleich Gleichung (81) setzen und für lösen iin zu erhalten
(82)
Der Eingangswiderstand Rin = vin/iinwird gefunden, indem Gleichung (81) durch Gleichung (82) durch das Ergebnis dividiert wird.
(83)
RG ist das einzige Unbekannte in dieser Gleichung, so dass wir lösen können, um zu erhalten,
(84)
Der aktuelle Gewinn ist
(85)
Wir können jetzt die zuvor abgeleiteten Gleichungen zusammen mit der Beobachtung verwenden RS - RS2 = RS1 um für den aktuellen Gewinn zu lösen.
(86)
Die Spannungsverstärkung beträgt
(87)
Beachten Sie, dass der Nenner in der Gleichung (84) größer als der Zähler ist RG <(()Rin-RS2). Dies beweist, dass ein großer Eingangswiderstand erreicht werden kann, ohne die gleiche Größenordnung wie zu haben RG.
