3. Feldeffekttransistor (JFET)
STROM - 3. Junction-Feldeffekttransistor (JFET)
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Feldeffekttransistor (JFET)
Der MOSFET hat gegenüber dem Sperrschicht-Feldeffekttransistor (JFET) eine Reihe von Vorteilen. Insbesondere ist der Eingangswiderstand des MOSFET höher als der des JFET. Aus diesem Grund wird der MOSFET für die meisten Anwendungen zu Gunsten des JFET ausgewählt. Trotzdem wird der JFET insbesondere in analogen Anwendungen immer noch in begrenzten Situationen eingesetzt.
Wir haben gesehen, dass Verbesserungs-MOSFETs eine Gatespannung ungleich Null erfordern, um einen Kanal für die Leitung zu bilden. Ohne diese angelegte Gatespannung kann kein Majoritätsträgerstrom zwischen Source und Drain fließen. Im Gegensatz dazu steuert der JFET die Leitfähigkeit des Majoritätsträgerstroms in einem vorhandenen Kanal zwischen zwei ohmschen Kontakten. Dies geschieht durch Variieren der äquivalenten Kapazität des Geräts.
Obwohl wir uns JFETs nähern, ohne die zuvor für MOSFETs abgeleiteten Ergebnisse zu verwenden, werden wir viele Ähnlichkeiten im Betrieb der beiden Gerätetypen feststellen. Diese Ähnlichkeiten sind in Abschnitt 6 zusammengefasst: „Vergleich von MOSFET mit JFET“.
Ein Schema für den physikalischen Aufbau des JFET ist in Abbildung 13 dargestellt. Wie der BJT ist der JFET ein Gerät mit drei Anschlüssen. Es hat im Grunde nur eine pn Verbindung zwischen dem Gate und dem Kanal statt zwei wie beim BJT (obwohl es scheinbar zwei gibt pn Die in Abbildung 13 gezeigten Verbindungen werden durch die Verdrahtung der Gate-Anschlüsse parallel geschaltet. Sie können somit als eine einzige Verbindung behandelt werden.
Das n-Kanal-JFET, dargestellt in Abbildung 14 (a), ist aus einem Streifen von aufgebaut n-Material mit zwei p- In den Streifen diffundierte Materialien, eins auf jeder Seite. Das p-Kanal JFET hat einen Streifen p-Material mit zwei nMaterialien, die in den Streifen eindiffundieren, wie in Abbildung 13 (b) dargestellt. Abbildung 13 zeigt auch die Schaltungssymbole.
Um einen Einblick in die Funktionsweise des JFET zu erhalten, lassen Sie uns den n-Kanal-JFET zu einem externen Stromkreis wie in Abbildung 14 (a) gezeigt. Eine positive Versorgungsspannung, VDDwird auf den Abfluss aufgebracht (dies ist analog zum VCC Versorgungsspannung für einen BJT) und die Quelle ist an Masse (Masse) angeschlossen. Eine Gate-Versorgungsspannung, VGGwird auf das Gate angewendet (dies ist analog zu VBB für das BJT).
Abbildung 13-Physikalische Struktur von JFET
VDD liefert eine Drain-Source-Spannung, vDS, das einen Drain-Strom verursacht, iD, um vom Abfluss zur Quelle zu fließen. Da der Gate-Source-Übergang in Sperrrichtung vorgespannt ist, ergibt sich ein Gatestrom von Null. Der Drainstrom, iD, der gleich dem Quellstrom ist, existiert in dem Kanal, der von der umgeben ist p-Typ Tor. Die Gate-Source-Spannung, vGS, was gleich ist, erzeugt ein Verarmungsbereich im Kanal, wodurch die Kanalbreite reduziert wird. Dies erhöht wiederum den Widerstand zwischen Drain und Source.
Abbildung 14 - n-Kanal-JFET an externe Schaltung angeschlossen
Wir betrachten den JFET-Betrieb mit vGS = 0, wie in Abbildung 14 (b) gezeigt. Der Drainstrom, iD, Durch die n-Kanal von Drain zu Source verursacht einen Spannungsabfall entlang des Kanals, wobei das höhere Potential am Drain-Gate-Übergang liegt. Diese positive Spannung am Drain-Gate-Übergang spannt die Spannung in Sperrichtung vor pn Verbindung und erzeugt einen Verarmungsbereich, wie der dunkel schattierte Bereich in Abbildung 14 (b) zeigt. Wenn wir zunehmen vDSder Drainstrom, iDsteigt ebenfalls an, wie in Abbildung 15 gezeigt.
Diese Aktion führt zu einem größeren Verarmungsbereich und einem erhöhten Kanalwiderstand zwischen Drain und Source. Wie vDS weiter erhöht wird, wird ein Punkt erreicht, an dem der Verarmungsbereich den gesamten Kanal an der Drain-Kante abschneidet und der Drain-Strom seinen Sättigungspunkt erreicht. Wenn wir zunehmen vDS über diesen Punkt hinaus, iD bleibt relativ konstant. Der Wert des gesättigten Drainstroms mit VGS = 0 ist ein wichtiger Parameter. Es ist der Drain-Source-Sättigungsstrom, IDSS. Wir fanden es zu sein KVT2 für den Verarmungstyp-MOSFET. Wie aus Abbildung 15 ersichtlich, nimmt zu vDS jenseits dieses sogenannten Kanals abknipsen Punkt (-VP, IDSS) bewirkt einen sehr leichten Anstieg von iDund der iD-vDS Kennlinie wird fast flach (dh iD bleibt relativ konstant als vDS wird weiter erhöht). Erinnere dich daran VT (jetzt bestimmt VP) ist negativ für eine n-Kanalgerät. Ein Betrieb jenseits des Abschnürpunktes (im Sättigungsbereich) wird erhalten, wenn die Drain-Spannung VDS, ist größer als -VP (siehe Abbildung 15). Nehmen wir als Beispiel an VP = -4V, dies bedeutet, dass die Drainspannung vDS, muss größer oder gleich - (- 4V) sein, damit der JFET im Sättigungsbereich (normaler Betriebsbereich) verbleibt.
Diese Beschreibung zeigt an, dass der JFET ein Gerät vom Verarmungstyp ist. Wir erwarten, dass seine Eigenschaften denen der Erschöpfungs-MOSFETs ähnlich sind. Es gibt jedoch eine wichtige Ausnahme: Es ist zwar möglich, einen MOSFET vom Verarmungstyp im Anreicherungsmodus zu betreiben (durch Anlegen eines positiven Signals) vGS wenn das Gerät ist n-Kanal) Dies ist in der JFET-Vorrichtung nicht praktikabel. In der Praxis das Maximum vGS ist auf ungefähr 0.3V seit dem beschränkt pn-Übergang bleibt bei dieser kleinen Durchlassspannung im Wesentlichen unterbrochen.
Abbildung 15 –– iD gegen vDS charakteristisch für n-Kanal-JFET (VGS = 0V)
3.1 JFET Gate-To-Source-Spannungsvariation
Im vorherigen Abschnitt haben wir die entwickelt iD-vDS Kennlinie mit VGS = 0. In diesem Abschnitt betrachten wir das komplette iD-vDS Merkmale für verschiedene Werte von vGS. Beachten Sie, dass im Fall des BJT die Kennlinien (iC-vCE) haben iB als Parameter. Der FET ist ein spannungsgesteuertes Gerät, bei dem vGS macht das Controlling Abbildung 16 zeigt die iD-vDS Kennlinien für beide n-Kanal und p-Kanal JFET.
Abbildung 16-iD-vDS Kennlinien für JFET
Da steigt 
(vGS ist für ein negativer n-Kanal und positiver für a p-Kanal) wird der Verarmungsbereich gebildet, und für niedrigere Werte von wird eine Abschnürung erreicht iD. Also für die n-Kanal-JFET von Fig. 16 (a), das Maximum iD reduziert von IDSS as vGS wird negativer gemacht. Ob vGS wird weiter verringert (negativer), ein Wert von vGS wird danach erreicht iD ist ungeachtet des Wertes von vDS. Dieser Wert von vGS wird genannt VGS (AUS), oder Quetschspannung (Vp). Der Wert von Vp ist negativ für eine n-Kanal-JFET und positiv für a p-Kanal JFET. Vp kann verglichen werden mit VT für den Verarmungsmodus-MOSFET.
3.2-JFET-Übertragungseigenschaften
Die Übertragungscharakteristik ist ein Diagramm des Drainstroms. iDin Abhängigkeit von der Drain-Source-Spannung vDS, mit vGS gleich einer Reihe von konstanten Spannungen (vGS = -3V, -2, -1V, 0V in Abbildung 16 (a)). Die Übertragungscharakteristik ist nahezu unabhängig vom Wert von vDS da, nachdem der JFET Abschnürung erreicht, iD bleibt bei steigenden Werten von relativ konstant vDS. Dies ist aus dem ersichtlich iD-vDS Kurven von 16, wobei jede Kurve für Werte von ungefähr flach wird vDS>Vp.
In Abbildung 17 zeigen wir die Übertragungseigenschaften und die iD-vDS Eigenschaften für eine n-Kanal-JFET. Wir zeichnen diese mit einem gemeinsamen iD Achse, um zu zeigen, wie man eine von der anderen erhält. Die Übertragungseigenschaften können aus einer Erweiterung der erhalten werden iD-vDS Kurven wie durch die gestrichelten Linien in Abbildung 17 dargestellt. Die nützlichste Methode zur Bestimmung der Übertragungscharakteristik im Sättigungsbereich ist die folgende Beziehung (die Shockley-Gleichung):
(16)
Daher müssen wir nur wissen IDSS und Vp das gesamte Merkmal zu bestimmen. In den Datenblättern der Hersteller sind häufig diese beiden Parameter angegeben, sodass die Übertragungscharakteristik erstellt werden kann. Vp im technischen Datenblatt des Herstellers ist dargestellt als VGS (AUS). Beachten Sie, dass iD gesättigt (dh wird konstant) als vDS überschreitet die Spannung, die zum Abschalten des Kanals erforderlich ist. Dies kann als Gleichung für ausgedrückt werden vDS, saß für jeder Kurve wie folgt:
(17)
As vGS negativer wird, tritt die Abschnürung bei niedrigeren Werten von auf vDS und der Sättigungsstrom wird kleiner. Der Nutzbereich für den linearen Betrieb liegt oberhalb und unterhalb der Durchbruchspannung. In dieser Region, iD ist gesättigt und sein Wert hängt davon ab vGSnach Gleichung (16) oder der Übertragungscharakteristik.
Abbildung 17 - JFET-Übertragungskennlinien
Die Übertragung und iD-vDS Die in Abbildung 17 dargestellten Kennlinien für den JFET unterscheiden sich von den entsprechenden Kennlinien für einen BJT. Die BJT-Kurven können aufgrund der linearen Beziehung zwischen für gleichmäßige Schritte im Basisstrom als gleichmäßig beabstandet dargestellt werden iC und iB. Der JFET und der MOSFET haben keinen Strom analog zu einem Basisstrom, da die Gateströme Null sind. Daher sind wir gezwungen, die Kurvenfamilie zu zeigen iD vs vDSund die Beziehungen sind sehr nichtlinear.
Der zweite Unterschied betrifft die Größe und Form des ohmschen Bereichs der Kennlinien. Denken Sie daran, dass wir bei der Verwendung von BJTs nichtlineare Operationen vermeiden, indem wir den niedrigeren 5% -Wert von vermeiden vCE (dh die Sättigungsbereich). Wir sehen, dass die Breite des ohmschen Bereichs für den JFET eine Funktion der Gate-Source-Spannung ist. Der ohmsche Bereich ist ziemlich linear, bis das Knie kurz vor dem Abklemmen steht. Diese Region heißt ohmsche Region denn wenn der Transistor in diesem Bereich verwendet wird, verhält er sich wie ein ohmscher Widerstand, dessen Wert durch den Wert von bestimmt wird vGS. Wenn die Größe der Gate-Source-Spannung abnimmt, nimmt die Breite des ohmschen Bereichs zu. Wir stellen auch aus 17 fest, dass die Durchbruchspannung eine Funktion der Gate-Source-Spannung ist. Um eine einigermaßen lineare Signalverstärkung zu erhalten, müssen wir nur ein relativ kleines Segment dieser Kurven verwenden - der Bereich des linearen Betriebs liegt im aktiven Bereich.
As vDS steigt von Null an, so tritt an jeder Kurve ein Knickpunkt auf, ab dem der Drainstrom sehr wenig ansteigt vDS nimmt weiter zu. Bei diesem Wert der Drain-Source-Spannung tritt ein Abschnüren auf. Die Pinch-Off-Werte sind in Abbildung 17 gekennzeichnet und mit einer gestrichelten Kurve verbunden, die den ohmschen Bereich vom aktiven Bereich trennt. Wie vDS steigt über das Abschnüren hinaus weiter an, ein Punkt wird erreicht, an dem die Spannung zwischen Drain und Source so groß wird, dass Lawinenabbau tritt ein. (Dieses Phänomen tritt auch bei Dioden und BJTs auf). An der Panne, iD steigt stark mit einem vernachlässigbaren Anstieg von vDS. Dieser Zusammenbruch tritt am Drain-Ende des Gate-Kanal-Übergangs auf. Daher, wenn die Drain-Gate-Spannung, vDGüberschreitet die Durchbruchspannung (BVGDS für die pn Kreuzung), Lawine tritt auf [z vGS = 0 V]. Zu diesem Zeitpunkt ist die iD-vDS Charakteristik zeigt die eigentümliche Form im rechten Teil der Abbildung 17.
Der Bereich zwischen der Abschnürspannung und dem Lawinendurchbruch wird als bezeichnet aktiver Bereich, Verstärkerbetriebsbereich, Sättigungsbereich, oder Abschnürbereich. Der ohmsche Bereich (vor dem Abschnüren) wird üblicherweise als bezeichnet Triodenbereich, aber es wird manchmal das genannt spannungsgesteuerter Bereich. Der JFET wird im ohmschen Bereich sowohl dann betrieben, wenn ein variabler Widerstand gewünscht wird, als auch bei Schaltanwendungen.
Die Durchbruchspannung ist eine Funktion von vGS sowie vDS. Wenn die Größe der Spannung zwischen Gate und Source zunimmt (negativer für n-Kanal und positiver für p-Kanal), sinkt die Durchbruchspannung (siehe Abbildung 17). Mit vGS = Vpist der Drainstrom Null (mit Ausnahme eines kleinen Leckstroms) und mit vGS = 0, der Drainstrom sättigt sich bei einem Wert,
(18)
IDSS lernen muss die Sättigungs-Drain-Source-Strom.
Zwischen Abschnürung und Durchbruch ist der Drainstrom gesättigt und ändert sich in Abhängigkeit von nicht wesentlich vDS. Nachdem der JFET den Pinch-Off-Betriebspunkt passiert hat, wird der Wert von iD kann aus den Kennlinien oder aus der Gleichung erhalten werden
(19)
Eine genauere Version dieser Gleichung (unter Berücksichtigung der leichten Steigung der Kennlinien) sieht wie folgt aus:
(20)
λ ist analog zu der λ für MOSFETs und zu 1 /VA für BJTs. Schon seit λ ist klein, davon gehen wir aus 
. Dies rechtfertigt es, den zweiten Faktor in der Gleichung wegzulassen und die Näherung für die Vorspannung und die Analyse großer Signale zu verwenden.
Der Sättigungs-Drain-Source-Strom, IDSSist eine Funktion der Temperatur. Die Auswirkungen der Temperatur auf Vp sind nicht groß. Jedoch, IDSS sinkt mit steigender Temperatur, wobei die Abnahme 25% für einen 100 beträgto Temperaturanstieg. Noch größere Schwankungen treten in auf Vp und IDSS wegen geringfügiger Abweichungen im Herstellungsprozess. Dies ist aus dem Anhang für 2N3822 ersichtlich, in dem das Maximum angegeben ist IDSS ist 10 mA und das Minimum ist 2 mA.
Die Ströme und Spannungen in diesem Abschnitt sind für eine n-Kanal-JFET. Die Werte für a p-Kanal-JFET sind die Umkehrung der für den n-Kanal.
3.3 JFET Small-Signal-Wechselstrommodell
Ein JFET-Kleinsignalmodell kann nach den gleichen Verfahren abgeleitet werden, die für den MOSFET verwendet werden. Das Modell basiert auf der Beziehung der Gleichung (20). Wenn wir nur das betrachten ac Bestandteil der Spannungen und Ströme haben wir
(21)
Die Parameter in Gleichung (21) sind durch die partiellen Ableitungen gegeben,
(22)
Das resultierende Modell ist in Abbildung 18 dargestellt. Es ist zu beachten, dass das Modell mit dem zuvor abgeleiteten MOSFET-Modell identisch ist, außer dass die Werte von gm und ro werden nach verschiedenen Formeln berechnet. Eigentlich sind die Formeln identisch, wenn Vp ersetzt VT.
Abbildung 18 - JFET-Kleinsignal-Wechselstrommodell
Um einen JFET-Verstärker zu entwerfen, muss der Q-Punkt für den dc Der Vorspannungsstrom kann entweder grafisch bestimmt werden oder unter Verwendung der Schaltungsanalyse, die den Pinch-Off-Modus für den Transistor voraussetzt. Das dc Der Vorspannungsstrom am Q-Punkt sollte zwischen 30% und 70% von liegen IDSS. Dadurch wird der Q-Punkt im linearsten Bereich der Kennlinien lokalisiert.
Die Beziehung zwischen iD und vGS kann in einem dimensionslosen Diagramm (dh einer normalisierten Kurve) dargestellt werden, wie in Abbildung 20 dargestellt.
Die vertikale Achse dieses Diagramms ist iD/IDSS und die horizontale Achse ist vGS/Vp. Die Steigung der Kurve beträgt gm.
Ein vernünftiges Verfahren zum Lokalisieren des Ruhewerts nahe der Mitte des linearen Betriebsbereichs besteht darin, und auszuwählen. Beachten Sie aus Abbildung 6.20, dass dies nahe dem Mittelpunkt der Kurve liegt. Als nächstes wählen wir. Dies ergibt einen weiten Wertebereich für vds Das hält den Transistor im Pinch-Off-Modus.
Abbildung 20 -iD/IDSS gegen vGS/Vp
Wir können die Transkonduktanz am Q-Punkt entweder anhand der Steigung der Kurve in Abbildung 20 oder mithilfe der Gleichung (22) ermitteln. Wenn wir dieses Verfahren anwenden, ist der Transkonduktanzparameter gegeben durch
(23)
Denken Sie daran, dass dieser Wert von gm hängt von der Annahme ab, dass ID ist auf die Hälfte eingestellt IDSS und VGS . 0.3Vp. Diese Werte sind normalerweise ein guter Ausgangspunkt für die Einstellung der Ruhewerte für den JFET.