SystemVerilog-Simulation

Verilog A und AMS Simulation

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Verilog-Simulation
Verilog-A & AMS Simulation
VHDL-Simulation
VHDL-AMS-Simulation
SystemC-Simulation

SystemVerilog ist eine Erweiterung der Hardwarebeschreibungssprache Verilog, die ebenfalls in TINA enthalten ist.
In TINA wird SystemVerilog automatisch in SystemC übersetzt, das mit MS Visual Studio kompiliert werden kann und einen sehr schnellen und optimierten Code bietet. Sie finden mehrere Schaltungsbeispiele im Ordner „Examples\HDL\SystemVerilog“ von TINA.