Ψηφιακή προσομοίωση ηλεκτρονικού κυκλώματος Verilog

Ψηφιακή προσομοίωση ηλεκτρονικού κυκλώματος Verilog

Jump to TINA Main Page & General Information 

Το TINA περιλαμβάνει επίσης έναν ισχυρό κινητήρα προσομοίωσης Verilog. Το πλεονέκτημα του Verilog σε σύγκριση με το VHDL είναι ότι είναι πιο εύκολο να το μάθεις και να καταλάβεις, ωστόσο υπάρχουν περισσότερα χαρακτηριστικά στο VHDL.

Η TINA μπορεί να μεταφράσει τα μοντέλα Verilog και τα άλλα ψηφιακά στοιχεία σε συνθετικό κώδικα VHDL και χρησιμοποιώντας το λογισμικό Webpack του Xilinx μπορείτε να δημιουργήσετε το αρχείο ροής bit που περιγράφει την υλοποίηση του σχεδίου και στη συνέχεια να το ανεβάσετε σε τσιπ Xilinx FPGA.

Το επόμενο κύκλωμα συγκρίνει το ίδιο κύκλωμα πλήρους αθροιστή χρησιμοποιώντας VHDL και Verilog.
Ψηφιακή προσομοίωση Verilog, εικόνα 1

Το σχηματικό μέρος είναι το ίδιο, μόνο οι κωδικοί στις μακροεντολές είναι διαφορετικοί.

Μπορείτε να κάνετε διπλό κλικ στις μακροεντολές VHDL ή Verilog και να πατήσετε Enter Macro για να δείτε όλες τις λεπτομέρειες και να επεξεργαστείτε τον κωδικό αν θέλετε:

Τα βασικά μέρη είναι πολύ παρόμοια:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Εάν εκτελέσετε την ανάλυση ψηφιακού χρονοδιαγράμματος από το μενού Ανάλυση. Εμφανίζεται το παρακάτω διάγραμμα:

Μπορείτε να δείτε ότι τα σήματα εξόδου και από τα δύο μοντέλα είναι ακριβώς τα ίδια.