Ψηφιακή προσομοίωση VHDL με TINACloud

Το VHDL (Hardware High-Speed ​​Integrated Circuits) είναι μια γλώσσα περιγραφής υλικού που χρησιμοποιείται από ηλεκτρονικούς σχεδιαστές για την περιγραφή και την προσομοίωση των τσιπ και των συστημάτων τους πριν από την κατασκευή τους.

Το TINACloud περιλαμβάνει πλέον έναν ισχυρό κινητήρα προσομοίωσης VHDL. Οποιοδήποτε ψηφιακό κύκλωμα στο TINACloud μπορεί να μετατρέψει αυτόματα έναν κώδικα VHDL και να αναλυθεί ως σχέδιο VHDL. Επιπλέον, μπορείτε να αναλύσετε το ευρύ φάσμα υλικού που διατίθεται στο VHDL και να ορίσετε τα δικά σας ψηφιακά εξαρτήματα και υλικό στο VHDL. Το μεγάλο πλεονέκτημα του VHDL είναι όχι μόνο ότι είναι ένα πρότυπο IEEE, αλλά και αυτό μπορεί να υλοποιηθεί αυτόματα σε προγραμματιζόμενες λογικές συσκευές όπως FPGAs και CPLDs.

Το TINACloud μπορεί να δημιουργήσει έναν συνθετικό κώδικα VHDL μαζί με το αντίστοιχο αρχείο UCF αν το πλαίσιο ελέγχου Generate synthesizable code έχει οριστεί στο μενού Analysis / Options (Ανάλυση / Επιλογές). Μπορείτε να αποθηκεύσετε τα δημιουργημένα αρχεία VHD και UCF με την εντολή "Δημιουργία αρχείου VHD & UCF" στο μενού T & M. Μπορείτε να διαβάσετε αυτά τα αρχεία με το δωρεάν βοηθητικό πρόγραμμα Webpack του Xilinx, να δημιουργήσετε το αρχείο ροής bit που περιγράφει την υλοποίηση του σχεδιασμού και στη συνέχεια να το ανεβάσετε σε τσιπ Xilinx FPGA.

Παράδειγμα: Το επόμενο κύκλωμα είναι ένας μετρητής, ο οποίος ορίζεται στο VHDL.

Εκτελέστε την προσομοίωση online με το TINACloud κάνοντας κλικ στην εικόνα

Ανάλυση λειτουργίας / Ψηφιακή προσομοίωση VHDL, δίνει το ακόλουθο διάγραμμα:

Ψηφιακή προσομοίωση VHDL, εικόνα 3

Εάν κάνετε κλικ στο μπλοκ "Counter" και στη γραμμή HDL πατήστε το κουμπί ... μπορείτε να δείτε τον κώδικα VHDL που ορίζει τον μετρητή

library ieee? χρησιμοποιήστε ieee.std_logic_1164.all; χρησιμοποιήστε ieee.std_logic_arith.all; -------------------------------------------------- - Ο μετρητής ENTITY είναι θύρα (ρολόι: στο std_logic, καθαρό: στο std_logic, QA, QB, QC, QD: out std_logic). END counter? -------------------------------------------------- - ΑΡΧΙΤΕΚΤΟΝΙΚΗ συμπεριφορά μετρητή είναι σήμα Pre_Q: unsigned (3 downto 0)? BEGIN - περιγραφή συμπεριφοράς της αντίθετης διαδικασίας (ρολόι, διαγραφή) ξεκινά εάν είναι σαφής = '1' τότε Pre_Q <= "0000"; elsif (ρολόι = '1' και clock'event) τότε QA <= Pre_Q (0); QB <= Pre_Q (1). QC <= Pre_Q (2). QD <= Pre_Q (3). Pre_Q <= Pre_Q + 1. τέλος εαν; τελική διαδικασία. END behv; 

Στο TINA μπορείτε να αλλάξετε τον κωδικό VHDL και να δείτε αμέσως το αποτέλεσμα.

Αλλάξτε τη γραμμή Pre_Q <= Pre_Q + 1. παραπάνω στο Pre_Q <= Pre_Q + 2. και κλείστε το παράθυρο διαλόγου.

Τώρα η ανάλυση / Ψηφιακή προσομοίωση VHDL αποδίδει το ακόλουθο διάγραμμα:

Ψηφιακή προσομοίωση vhdl, εικόνα 4