Ψηφιακή προσομοίωση VHDL με TINACloud

Το VHDL (Hardware High-Speed Integrated Circuits) είναι μια γλώσσα περιγραφής υλικού που χρησιμοποιείται από ηλεκτρονικούς σχεδιαστές για την περιγραφή και την προσομοίωση των τσιπ και των συστημάτων τους πριν από την κατασκευή τους.

TINACloud now include a powerful digital VHDL simulation engine. Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can analyze the wide range of hardware available in VHDL and define your own digital components and hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINACloud can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.

Παράδειγμα: Το επόμενο κύκλωμα είναι ένας μετρητής, ο οποίος ορίζεται στο VHDL.

Εκτελέστε την προσομοίωση online με το TINACloud κάνοντας κλικ στην εικόνα

Ανάλυση λειτουργίας / Ψηφιακή προσομοίωση VHDL, δίνει το ακόλουθο διάγραμμα:

If you click the “Counter” block and in the HDL line press the … button you can see the VHDL code defining the Counter

βιβλιοθήκη ieee; χρησιμοποιήστε το ieee.std_logic_1164.all; χρησιμοποιήστε το ieee.std_logic_arith.all; -------------------------------------------------- - Ο μετρητής ENTITY είναι θύρα (ρολόι: σε std_logic. Καθαρός: σε std_logic; QA, QB, QC, QD: out std_logic); Μετρητής ΤΕΛΟΣ; -------------------------------------------------- - Το ARCHITECTURE behv του μετρητή είναι σήμα Pre_Q: unsigned (3 downto 0). BEGIN - η συμπεριφορική περιγραφή της διαδικασίας του μετρητή (ρολόι, διαγραφή) ξεκινά αν είναι καθαρή = '1' και στη συνέχεια Pre_Q <= "0000"; elsif (ρολόι = '1' και ρολόι 'μετά) και QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; τέλος εαν; τελική διαδικασία ΤΕΛΟΣ συμπεριφορά;

Στο TINA μπορείτε να αλλάξετε τον κωδικό VHDL και να δείτε αμέσως το αποτέλεσμα.

Αλλάξτε τη γραμμή Pre_Q <= Pre_Q + 1. παραπάνω στο Pre_Q <= Pre_Q + 2. και κλείστε το παράθυρο διαλόγου.