Η προσομοίωση VHDL στην TINA περιλαμβάνεται σε όλες τις εκδόσεις

Η προσομοίωση VHDL στην TINA περιλαμβάνεται σε όλες τις εκδόσεις

Το VHDL (Hardware High-Speed ​​Integrated Circuits) είναι μια γλώσσα περιγραφής υλικού που χρησιμοποιείται από ηλεκτρονικούς σχεδιαστές για την περιγραφή και την προσομοίωση των τσιπ και των συστημάτων τους πριν από την κατασκευή τους.

Οι εκδόσεις TINA 7 και πλέον περιλαμβάνουν ένα ισχυρό ψηφιακό κινητήρα προσομοίωσης VHDL. Οποιοδήποτε ψηφιακό κύκλωμα στην TINA μπορεί να μετατρέψει αυτόματα έναν κώδικα VHDL και να αναλυθεί ως σχεδιασμός VHDL. Επιπλέον, μπορείτε να αναλύσετε το ευρύ φάσμα υλικού που διατίθεται στο VHDL και να ορίσετε τα δικά σας ψηφιακά εξαρτήματα και υλικό στο VHDL. Το μεγάλο πλεονέκτημα του VHDL είναι όχι μόνο ότι είναι ένα πρότυπο IEEE, αλλά και αυτό μπορεί να υλοποιηθεί αυτόματα σε προγραμματιζόμενες λογικές συσκευές όπως FPGAs και CPLDs.

Το TINA μπορεί να δημιουργήσει έναν συνθετικό κώδικα VHDL μαζί με το αντίστοιχο αρχείο UCF αν το πλαίσιο ελέγχου Generate synthesizable code έχει οριστεί στο μενού Analysis / Options (Ανάλυση / Επιλογές). Μπορείτε να αποθηκεύσετε τα δημιουργημένα αρχεία VHD και UCF με την εντολή "Δημιουργία αρχείου VHD & UCF" στο μενού T & M. Μπορείτε να διαβάσετε αυτά τα αρχεία με το δωρεάν βοηθητικό πρόγραμμα Webpack του Xilinx, να δημιουργήσετε το αρχείο ροής bit που περιγράφει την υλοποίηση του σχεδιασμού και στη συνέχεια να το ανεβάσετε σε τσιπ Xilinx FPGA.

Παράδειγμα: Το επόμενο κύκλωμα είναι ένας μετρητής, ο οποίος ορίζεται στο VHDL.
Ψηφιακή προσομοίωση VHDL, εικόνα 1
Ανάλυση λειτουργίας / Ψηφιακή προσομοίωση VHDL, δίνει το ακόλουθο διάγραμμα:
Προσομοίωση VHDL, εικόνα 2
Αν κάνετε διπλό κλικ στο μπλοκ Counter στο TINA και πατήσετε το πλήκτρο Enter Macro μπορείτε να δείτε τον κώδικα VHDL που ορίζει τον μετρητή:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

Στο TINA μπορείτε να αλλάξετε τον κωδικό VHDL και να δείτε αμέσως το αποτέλεσμα.

Αλλάξτε τη γραμμή Pre_Q <= Pre_Q + 1. παραπάνω στο Pre_Q <= Pre_Q + 2. και κλείστε το παράθυρο διαλόγου.

Τώρα η ανάλυση / Ψηφιακή προσομοίωση VHDL αποδίδει το ακόλουθο διάγραμμα

Μπορείτε επίσης να μελετήσετε αυτό το κύκλωμα στο TINA's Διαδραστική λειτουργία.