Simulación de Verilog Digital

Simulación de Verilog Digital

TINA también incluye un potente motor de simulación digital Verilog. La ventaja de Verilog en comparación con VHDL es que es más fácil de aprender y entender, sin embargo, hay más funciones en VHDL.

TINA puede traducir los modelos Verilog y los otros componentes digitales a código VHDL sintetizable y, utilizando el software Webpack de Xilinx, puede generar el archivo de flujo de bits que describe la implementación del diseño y luego cargarlo en los chips FPGA de Xilinx.

El siguiente circuito compara el mismo circuito sumador completo con VHDL y Verilog.
Simulación de Verilog Digital, imagen 1

La parte del esquema es la misma, solo los códigos en las macros son diferentes.

Puede hacer doble clic en las macros VHDL o Verilog y presionar Enter Macro para ver los detalles completos y editar el código si lo desea:

Las partes esenciales son muy similares:

VerilogVHDL
asignar S = A ^ BS <= (A xor B)
asignar C = A y BC <= (A y B)
Si ejecuta el análisis de tiempo digital desde el menú de análisis. Aparecerá el siguiente diagrama:

Puedes ver que las señales de salida de ambos modelos son exactamente iguales.