Simulación digital VHDL con TINACloud

VHDL (VHSIC (Circuitos integrados de muy alta velocidad) Lenguaje de descripción de hardware) es un lenguaje de descripción de hardware IEEE estándar utilizado por los diseñadores electrónicos para describir y simular sus chips y sistemas antes de la fabricación.

TINACloud ahora incluye un potente motor de simulación digital VHDL. Cualquier circuito digital en TINACloud puede convertirse automáticamente en un código VHDL y analizarse como un diseño VHDL. Además, puede analizar la amplia gama de hardware disponible en VHDL y definir sus propios componentes digitales y hardware en VHDL. La gran ventaja de VHDL es que no solo es un estándar IEEE, sino que también se puede realizar de forma automática en dispositivos lógicos programables, como FPGA y CPLD.

TINACloud puede generar un código VHDL sintetizable junto con el archivo UCF correspondiente si la casilla de verificación Generar código sintetizable está establecida en el menú Análisis / Opciones. Puede guardar los archivos VHD y UCF creados con el comando "Crear archivo VHD y UCF" en el menú T&M. Puede leer estos archivos con la utilidad gratuita Webpack de Xilinx, generar el archivo de flujo de bits que describe la implementación del diseño y luego cargarlo en los chips Xilinx FPGA.

Ejemplo: El siguiente circuito es un contador, definido en VHDL.

Ejecute la simulación en línea con TINACloud haciendo clic en la imagen

Ejecución del análisis / simulación digital VHDL, da el siguiente diagrama:

Simulación digital VHDL, imagen 3

Si hace clic en el bloque "Contador" y en la línea de HDL, presione el botón ... puede ver el código VHDL que define el Contador

biblioteca ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY counter is port (clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); Contador de fin -------------------------------------------------- - El valor de la arquitectura del contador es señal Pre_Q: sin signo (de 3 a 0); BEGIN: la descripción del comportamiento del proceso del contador (clock, clear) comienza con clear = '1' y luego Pre_Q <= "0000"; elsif (clock = '1' y clock'event) luego QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; terminara si; proceso finalizado; Fin de la conducta 

En TINA puede cambiar el código VHDL y ver el efecto inmediatamente.

Cambiar la linea Pre_Q <= Pre_Q + 1; por encima de Pre_Q <= Pre_Q + 2; y cierra el diálogo.

Ahora el análisis / simulación digital VHDL produce el siguiente diagrama:

Simulación digital de vhdl, imagen 4.