Simulación VHDL en TINA incluida en todas las versiones.

Simulación VHDL en TINA incluida en todas las versiones.

VHDL (VHSIC (Circuitos integrados de muy alta velocidad) Lenguaje de descripción de hardware) es un lenguaje de descripción de hardware IEEE estándar utilizado por los diseñadores electrónicos para describir y simular sus chips y sistemas antes de la fabricación.

Las versiones de TINA 7 y superiores ahora incluyen un potente motor de simulación digital VHDL. Cualquier circuito digital en TINA puede convertirse automáticamente en un código VHDL y analizarse como un diseño VHDL. Además, puede analizar la amplia gama de hardware disponible en VHDL y definir sus propios componentes digitales y hardware en VHDL. La gran ventaja de VHDL es que no solo es un estándar IEEE, sino que también se puede realizar de forma automática en dispositivos lógicos programables, como FPGA y CPLD.

TINA puede generar un código VHDL sintetizable junto con el archivo UCF correspondiente si la casilla de verificación Generar código sintetizable está configurada en el menú Análisis / Opciones. Puede guardar los archivos VHD y UCF creados con el comando "Crear archivo VHD y UCF" en el menú T&M. Puede leer estos archivos con la utilidad gratuita Webpack de Xilinx, generar el archivo de flujo de bits que describe la implementación del diseño y luego cargarlo en los chips FPGA de Xilinx.

Ejemplo: El siguiente circuito es un contador, definido en VHDL.
Simulación digital VHDL, imagen 1
Ejecución del análisis / simulación digital VHDL, da el siguiente diagrama: 
Simulación VHDL, imagen 2
Si hace doble clic en el bloque Contador en TINA y presiona el botón Entrar Macro, puede ver el código VHDL que define el Contador:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

En TINA puede cambiar el código VHDL y ver el efecto inmediatamente.

Cambiar la linea Pre_Q <= Pre_Q + 1; por encima de Pre_Q <= Pre_Q + 2; y cierra el diálogo.

Ahora el análisis / simulación de VHDL digital muestra el siguiente diagrama

También puedes estudiar este circuito en TINA's. Modo interactivo.

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