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• Simulación de Verilog
• Simulación Verilog-A y AMS
• Simulación VHDL
• Simulación VHDL-AMS
• Simulación de SystemC

SystemVerilog es una extensión del lenguaje de descripción de hardware Verilog, también incluido en TINA.
En TINA, SystemVerilog se traduce automáticamente a SystemC, que se puede compilar con MS Visual Studio, proporcionando un código muy rápido y optimizado. Puede encontrar varios ejemplos de circuitos en la carpeta Examples\HDL\SystemVerilog de TINA.

Ejemplo de SystemVerilog: