Digital Verilog Simulation
Digitaalne Verilogi elektrooniline ahela simulatsioon
Jump to TINA Main Page & General Information
- Verilog-A ja AMS-i simulatsioon
- SystemVerilogi simulatsioon
- VHDL simulatsioon
- VHDL-AMS simulatsioon
- SystemC simulatsioon
TINA sisaldab ka võimsat digitaalset Verilogi simulatsioonimootorit. Verilogi eelis võrreldes VHDL-iga, et seda on lihtsam õppida ja mõista, kuid VHDL-is on rohkem funktsioone.
TINA võib tõlkida Verilog'i mudeleid ja teisi digitaalseid komponente sünteesitavaks VHDL-koodiks ning Xilinxi veebipaketi tarkvara abil saate genereerida disainilahenduse rakendamist kirjeldava bitivoo faili ja seejärel laadida selle Xilinx FPGA kiipidele.
Järgnev ahel võrdleb sama täissõlmeahelat VHDL ja Verilog abil.
Skeemiline osa on sama, ainult makrode koodid on erinevad.
Saate topeltklõpsata VHDL-i või Verilog-makrode peal ja vajuta Enter Makro, et näha kõiki üksikasju ja muuta soovi korral koodi:
Olulised osad on väga sarnased:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Kui käivitate digitaalse ajastuse analüüsi menüüst Analüüs. Kuvatakse järgmine diagramm:
Näete, et mõlema mudeli väljundsignaalid on täpselt samad.