Digital Verilog Simulation

Digitaalne Verilogi elektrooniline ahela simulatsioon

Jump to TINA Main Page & General Information 

TINA sisaldab ka võimsat digitaalset Verilogi simulatsioonimootorit. Verilogi eelis võrreldes VHDL-iga, et seda on lihtsam õppida ja mõista, kuid VHDL-is on rohkem funktsioone.

TINA võib tõlkida Verilog'i mudeleid ja teisi digitaalseid komponente sünteesitavaks VHDL-koodiks ning Xilinxi veebipaketi tarkvara abil saate genereerida disainilahenduse rakendamist kirjeldava bitivoo faili ja seejärel laadida selle Xilinx FPGA kiipidele.

Järgnev ahel võrdleb sama täissõlmeahelat VHDL ja Verilog abil.
Digital Verilog simulatsioon, pilt 1

Skeemiline osa on sama, ainult makrode koodid on erinevad.

Saate topeltklõpsata VHDL-i või Verilog-makrode peal ja vajuta Enter Makro, et näha kõiki üksikasju ja muuta soovi korral koodi:

Olulised osad on väga sarnased:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Kui käivitate digitaalse ajastuse analüüsi menüüst Analüüs. Kuvatakse järgmine diagramm:

Näete, et mõlema mudeli väljundsignaalid on täpselt samad.

    X
    Hea meel, et olete siin DesignSoft
    Võimaldab vestelda, kui vajate abi õige toote leidmisel või abi saamiseks.
    wpchatıco