Digitaalne VHDL simulatsioon TINACloudiga

VHDL (VHSIC (väga suure kiirusega integraallülitused)) Riistvara kirjelduse keel) on IEEE-standardne riistvara kirjelduse keel, mida elektroonilised disainerid kasutavad nende kiipide ja süsteemide kirjeldamiseks ja simuleerimiseks enne valmistamist.

TINACloud sisaldab nüüd võimsat digitaalset VHDL-i simulatsioonimootorit. Mis tahes TINACloudi digitaalskeemi saab VHDL-koodi automaatselt teisendada ja seda VHDL-kujundusena analüüsida. Lisaks saate analüüsida VHDL-is saadaval olevat suurt hulka riistvara ja määratleda VHDL-is oma digitaalseid komponente ja riistvara. VHDL-i suur eelis pole mitte ainult see, et see on IEEE-standard, vaid ka seda, et seda saab automaatselt realiseerida programmeeritavates loogikaseadmetes nagu FPGA ja CPLD.

TINACloud suudab koos vastava UCF-failiga genereerida sünteesitava VHDL-koodi, kui menüüs Analüüs / Suvandid on määratud märkeruut Loo sünteesitav kood. Loodud VHD- ja UCF-failid saate salvestada menüü T&M käsuga „Create VHD & UCF File”. Neid faile saate lugeda Xilinxi tasuta utiliidiga Webpack, genereerida kujunduse rakendamist kirjeldav bitivoo fail ja seejärel selle Xilinx FPGA kiipidesse üles laadida.

Näide: Järgmine ahel on VHDL-is defineeritud loendur.

Käivitage simulatsioon võrgus TINACloud'iga, klõpsates pildil

Analüüsi / digitaalse VHDL simulatsiooni käivitamine annab järgmise diagrammi:

Kui klõpsate plokil “Loendur” ja vajutate HDL-reas nuppu…, näete loendurit määratlevat VHDL-koodi

raamatukogu ieee; kasuta ieee.std_logic_1164.all; kasuta ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY loendur on port (kell: std_logic; selge: std_logic; QA, QB, QC, QD: välja std_logic); END loendur; -------------------------------------------------- - Arhitektuuri loenduri käitumine on signaal Pre_Q: allkirjastamata (3 kuni 0); BEGIN - loenduriprotsessi (kell, selge) käitumiskirjeldus algab siis, kui selge = '1', siis Pre_Q <= "0000"; elsif (kell = '1' ja kell 'sündmus), siis QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; lõpp kui; lõpuprotsess; LÕPP behv;

TINA-s saate muuta VHDL-koodi ja näha efekti kohe.

Muuda rida Pre_Q <= Pre_Q + 1; eespool Pre_Q <= Pre_Q + 2; ja sulgege dialoog.