Jump to TINA Main Page & General Information 

• Verilog-A eta AMS simulazioa
• SystemVerilog simulazioa
• VHDL simulazioa
• VHDL-AMS simulazioa
• SystemC simulazioa

TINA-k ere Verilog-en simulazio motor indartsua du. Verilog-en abantaila VHDL-rekin alderatuta, ikasteko eta ulertzeko errazagoa dela, VHDL-en ezaugarri gehiago daude.

TINA-k Verilog-eko ereduak eta beste osagai digital batzuk VHDL sintetizagarri kode bihurtzen ditu eta Xilinx-en Webpack softwarea erabiliz, diseinua deskribatzen duen bit-fluxu fitxategia sor dezakezu eta gero Xilinx FPGA txipetan igo.

Ondorengo zirkuitua VHDL eta Verilog erabiliz gaineratzen duen osagarri zirkuitu bera egiten du.

Eskema zatia bera da, makroen kodeak bakarrik desberdinak dira.

Bi aldiz klik egin dezakezu VHDL edo Verilog-en makroetan eta sakatu Sartu makroa xehetasun guztiak ikusteko eta kodea editatu nahi baduzu:

Funtsezko piezak oso antzekoak dira:

Denbora-analisi digitala Analisi menutik abiarazten bada. Hurrengo diagrama agertuko da:

Bi ereduetako irteerako seinaleak berdinak direla ikus dezakezu.