VHDL simulazio digitala TINACloud-ekin

VHDL (VHSIC (Very High Speed Speed Integrated Circuits) Hardwarearen Hizkuntza Hizkuntza) diseinatzaile elektronikoek erabiltzen dituzten hardwarearen IEEE estandarra da, haien chips eta sistemak simulatzeko eta fabrikatzeko aurretik.

TINACloudek orain VHDL simulazio motor digital indartsua dakar. TINACloud-eko edozein zirkuitu digital VHDL kodea bihurtu daiteke automatikoki eta VHDL diseinu gisa aztertu. Gainera, VHDL-n eskuragarri dagoen hardware aukera zabala aztertu eta zure osagai digitalak eta hardwareak VHDL-en definitu ditzakezu. VHDL-ren abantaila handia IEEE estandarra izateaz gain, automatikoki FPGAs eta CPLD bezalako gailu logiko programagarrietan ere egin daiteke.

TINACloud-ek VHDL kode sintetizagarria sor dezake dagokion UCF fitxategiarekin batera Sortu kode sintetizagarria kontrol laukia Analisi / Aukerak menuan ezarrita badago. Sortutako VHD eta UCF fitxategiak T&M menuko "Sortu VHD eta UCF fitxategia" komandoarekin gorde ditzakezu. Fitxategi hauek Xilinx-en doako Webpack erabilgarritasunarekin irakur ditzakezu, diseinuaren inplementazioa deskribatzen duen bit-stream fitxategia sor dezakezu eta ondoren Xilinx FPGA txipetara igo.

Adibidez: Ondorengo zirkuitua VHDL-en definitutako kontagailu bat da.

Exekutatu simulazioa linean TINACloud-ekin irudian klik eginez

Analisi martxan / VHDL digitalaren simulazioa, diagrama hau ematen du:

"Kontagailua" blokea klikatzen baduzu eta HDL lerroan sakatu ... botoia kontagailua definitzen duen VHDL kodea ikus dezakezu.

liburutegia ieee; erabili ieee.std_logic_1164.all; erabili ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY kontagailua ataka da (erlojua: std_logic-en; argi dago: std_logic-en; QA, QB, QC, QD: out std_logic); END kontagailua; -------------------------------------------------- - ARKITEKTURA kontagailuaren behv Pre_Q seinalea da: sinatu gabea (3 beherantz 0); HASI - kontagailuaren prozesuaren portaeraren deskribapena (erlojua, garbia) hasten da clear = '1' bada Pre_Q <= "0000" bada; elsif (clock = '1' eta clock'event) orduan QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; amaitu bada; prozesua amaitu; AMAIERA behv;

TINA-n VHDL kodea alda dezakezu eta efektua berehala ikusi ahal izango duzu.

Aldatu lerroa Pre_Q <= Pre_Q + 1; gainetik Pre_Q <= Pre_Q + 2; elkarrizketa-koadroa itxi.