VHDL simulazioa TINA bertsio guztietan sartuta

Joan TINA orri nagusira eta informazio orokorrera

VHDL (VHSIC (Very High Speed Speed Integrated Circuits) Hardwarearen Hizkuntza Hizkuntza) diseinatzaile elektronikoek erabiltzen dituzten hardwarearen IEEE estandarra da, haien chips eta sistemak simulatzeko eta fabrikatzeko aurretik.

TINA 7 bertsioak eta handiagoak orain VHDL simulazio motorra indartsua dauka. TINA-ko edozein zirkuitu digitala automatikoki bihur daiteke VHDL kodea eta VHDL diseinu gisa aztertu. Gainera, VHDL-en eskuragarri dauden hardware-sorta zabalak azter ditzakezu eta VHDL-en zure osagai eta hardware digitala zehaztu dezakezu. VHDL-ren abantaila nagusia ez da soilik IEEE estandarra dela, baizik eta FPGA eta CPLD bezalako logika programagarriak automatikoki gauzatu daitezke.

TINAk sintetizagarria den VHDL kodea sor dezake dagokion UCF fitxategiarekin batera Sortu kode sintetizagarria kontrol laukia Analisi / Aukerak menuan ezarrita badago. Sortutako VHD eta UCF fitxategiak T & M menuko "Sortu VHD eta UCF fitxategia" komandoarekin gorde ditzakezu. Fitxategi hauek Xilinx-en doako Webpack erabilgarritasunarekin irakur ditzakezu, diseinuaren inplementazioa deskribatzen duen bit-stream fitxategia sor dezakezu eta ondoren Xilinx FPGA txipetara igo.

Adibidez: Ondorengo zirkuitua VHDL-en definitutako kontagailu bat da.

Analisi martxan / VHDL digitalaren simulazioa, diagrama hau ematen du:

TINAko Counter blokean klik bikoitza egiten baduzu eta Sartu Macro botoia sakatu, Counter definitzen duen VHDL kodea ikus dezakezu:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;