VHDL-simulaatio TINA: ssa sisältyy kaikkiin versioihin

Siirry TINA-pääsivulle ja yleistietoihin

VHDL (VHSIC (erittäin suurten nopeuksien integroidut piirit) Laitteiston kuvauskieli) on IEEE-standardin mukainen laitteiston kuvauskieli, jota elektroniset suunnittelijat käyttävät kuvaamaan ja simuloimaan niiden siruja ja järjestelmiä ennen valmistusta.

TINA-versioissa 7 ja uudemmissa on nyt tehokas digitaalinen VHDL-simulaattori. TINA: n digitaalinen piiri voidaan muuntaa automaattisesti VHDL-koodiksi ja analysoida VHDL-mallina. Lisäksi voit analysoida VHDL: n monipuolisia laitteistoja ja määrittää omia digitaalisia komponentteja ja laitteita VHDL: ssä. VHDL: n suuri etu ei ole vain se, että se on IEEE-standardi, vaan myös se, joka voidaan toteuttaa automaattisesti ohjelmoitavissa logiikkalaitteissa, kuten FPGA: ssa ja CPLD: ssä.

TINA voi luoda syntetisoitavan VHDL-koodin vastaavan UCF-tiedoston kanssa, jos Luo syntetisoitava koodi -valintaruutu on asetettu Analyysi / Asetukset-valikossa. Voit tallentaa luodut VHD- ja UCF-tiedostot T & M-valikon Luo VHD- ja UCF-tiedosto -komennolla. Voit lukea nämä tiedostot Xilinxin ilmaisella Webpack-apuohjelmalla, luoda suunnittelun toteutusta kuvaavan bittivirtatiedoston ja ladata sen sitten Xilinx FPGA -piireihin.

Esimerkki: Seuraava piiri on laskuri, joka on määritelty VHDL: ssä.

Analyysin / digitaalisen VHDL-simulaation suorittaminen antaa seuraavan kaavion:

Jos kaksoisnapsautat TINA-laskurilohkoa ja painat Enter Macro -näppäintä, näet VHDL-koodin, joka määrittää laskurin:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;