Simulation VHDL numérique avec TINACloud

VHDL (langage de description de matériel VHSIC) est un langage de description de matériel standard IEEE utilisé par les concepteurs électroniques pour décrire et simuler leurs puces et systèmes avant la fabrication.

TINACloud inclut désormais un puissant moteur de simulation numérique VHDL. Tout circuit numérique dans TINACloud peut être automatiquement converti en code VHDL et analysé en tant que conception VHDL. De plus, vous pouvez analyser la large gamme de matériel disponible en VHDL et définir vos propres composants numériques et matériel en VHDL. Le grand avantage du VHDL est non seulement qu'il s'agit d'une norme IEEE, mais qu'il peut également être réalisé automatiquement dans des dispositifs logiques programmables tels que les FPGA et les CPLD.

TINACloud peut générer un code VHDL synthétisable avec le fichier UCF correspondant si la case à cocher Générer un code synthétisable est définie dans le menu Analyse / Options. Vous pouvez enregistrer les fichiers VHD et UCF créés avec la commande «Créer un fichier VHD et UCF» dans le menu T&M. Vous pouvez lire ces fichiers avec l'utilitaire gratuit Webpack de Xilinx, générer le fichier de flux binaire décrivant la mise en œuvre de la conception, puis le télécharger sur les puces FPGA Xilinx.

Exemple: Le circuit suivant est un compteur, défini en VHDL.

Exécutez la simulation en ligne avec TINACloud en cliquant sur l'image.

En cours d’analyse / simulation numérique VHDL, donne le diagramme suivant:

Simulation VHDL numérique, image 3

Si vous cliquez sur le bloc «Compteur» et dans la ligne HDL appuyez sur le bouton… vous pouvez voir le code VHDL définissant le compteur

bibliothèque ieee; utilisez ieee.std_logic_1164.all; utilisez ieee.std_logic_arith.all; -------------------------------------------------- - Le compteur ENTITY est le port (horloge: dans std_logic; clear: dans std_logic; QA, QB, QC, QD: out std_logic); Compteur END; -------------------------------------------------- - ARCHITECTURE behv du compteur est le signal Pre_Q: unsigned (3 downto 0); BEGIN - description comportementale du processus de comptage (horloge, effacement) begin if clear = '1' then Pre_Q <= "0000"; elsif (horloge = '1' et horloge'event) then QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; fin si; processus final; END behv; 

Dans TINA, vous pouvez modifier le code VHDL et voir l'effet immédiatement.

Changer la ligne Pre_Q <= Pre_Q + 1; dessus de Pre_Q <= Pre_Q + 2; et fermez le dialogue.

Maintenant, la simulation Analysis / Digital VHDL donne le diagramme suivant:

Simulation numérique vhdl, image 4
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