Simulation VHDL dans TINA incluse dans toutes les versions

Simulation VHDL dans TINA incluse dans toutes les versions

VHDL (langage de description de matériel VHSIC) est un langage de description de matériel standard IEEE utilisé par les concepteurs électroniques pour décrire et simuler leurs puces et systèmes avant la fabrication.

Les versions TINA 7 et supérieures comprennent désormais un puissant moteur de simulation numérique VHDL. Tout circuit numérique dans TINA peut être automatiquement converti en code VHDL et analysé en tant que conception VHDL. En outre, vous pouvez analyser la vaste gamme de matériel disponible en VHDL et définir vos propres composants numériques et votre matériel en VHDL. Le grand avantage du VHDL réside non seulement dans le fait qu’il s’agit d’un standard IEEE, mais aussi dans sa capacité à être réalisé automatiquement dans des dispositifs à logique programmable tels que les FPGA et les CPLD.

TINA peut générer un code VHDL synthétisable avec le fichier UCF correspondant si la case à cocher Générer du code synthétisable est cochée dans le menu Analyse / Options. Vous pouvez enregistrer les fichiers VHD et UCF créés à l’aide de la commande «Créer un fichier VHD & UCF» dans le menu T & M. Vous pouvez lire ces fichiers avec l'utilitaire gratuit Webpack de Xilinx, générer le fichier de flux binaire décrivant la mise en œuvre de la conception, puis le télécharger sur des puces FPGA Xilinx.

Exemple: Le circuit suivant est un compteur, défini en VHDL.
Simulation VHDL numérique, image 1
En cours d’analyse / simulation numérique VHDL, donne le diagramme suivant:
Simulation VHDL, image 2
Si vous double-cliquez sur le bloc Counter dans TINA et appuyez sur le bouton Enter Macro, vous pouvez voir le code VHDL définissant le Counter:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

Dans TINA, vous pouvez modifier le code VHDL et voir l'effet immédiatement.

Changer la ligne Pre_Q <= Pre_Q + 1; dessus de Pre_Q <= Pre_Q + 2; et fermez le dialogue.

Maintenant, la simulation d'analyse / numérique VHDL donne le diagramme suivant

Vous pouvez aussi étudier ce circuit chez TINA Mode interactif.