Jump to TINA Main Page & General Information 

• Verilog Simulation
• Simulation Verilog-A et AMS
• Simulation VHDL
• Simulation VHDL-AMS
• Simulation SystemC

SystemVerilog est une extension du langage de description de matériel Verilog, également inclus dans TINA.
Dans TINA, SystemVerilog est automatiquement traduit en SystemC qui peut être compilé avec MS Visual Studio fournissant un code très rapide et optimisé. Vous pouvez trouver plusieurs exemples de circuits dans le dossier Exemples\HDL\SystemVerilog de TINA.

Exemple SystemVerilog :