TINACloud के साथ डिजिटल VHDL सिमुलेशन

VHDL (VHSIC (बहुत ही हाई स्पीड इंटीग्रेटेड सर्किट) हार्डवेयर विवरण भाषा) एक IEEE- मानक हार्डवेयर वर्णन भाषा है जिसका उपयोग इलेक्ट्रॉनिक डिज़ाइनर द्वारा निर्माण से पहले उनके चिप्स और प्रणालियों का वर्णन और अनुकरण करने के लिए किया जाता है।

TINACloud में अब एक शक्तिशाली डिजिटल VHDL सिमुलेशन इंजन शामिल है। TINACloud में किसी भी डिजिटल सर्किट को स्वचालित रूप से VHDL कोड में परिवर्तित किया जा सकता है और VHDL डिज़ाइन के रूप में विश्लेषण किया जा सकता है। इसके अलावा, आप VHDL में उपलब्ध हार्डवेयर की विस्तृत श्रृंखला का विश्लेषण कर सकते हैं और VHDL में अपने स्वयं के डिजिटल घटकों और हार्डवेयर को परिभाषित कर सकते हैं। वीएचडीएल का महान लाभ केवल यह नहीं है कि यह एक आईईईई मानक है, लेकिन यह भी स्वचालित रूप से प्रोग्रामेबल लॉजिक डिवाइस जैसे एफपीजीए और सीपीएलडी में महसूस किया जा सकता है।

यदि विश्लेषण / विकल्प मेनू में जनरेट सिंथेसिबल कोड चेकबॉक्स सेट किया गया है तो TINACloud संबंधित यूसीएफ फ़ाइल के साथ एक संश्लेषित VHDL कोड उत्पन्न कर सकता है। आप बनाए गए VHD और UCF फ़ाइलों को T & M मेनू में "Create VHD & UCF ​​फ़ाइल" कमांड से सहेज सकते हैं। आप इन फ़ाइलों को Xilinx की मुफ्त उपयोगिता वाले वेबपैक के साथ पढ़ सकते हैं, डिज़ाइन के कार्यान्वयन का वर्णन करने वाली बिट-स्ट्रीम फ़ाइल उत्पन्न कर सकते हैं और फिर इसे Xilinx FPGA चिप्स पर अपलोड कर सकते हैं।

उदाहरण: निम्नलिखित सर्किट एक काउंटर है, जिसे VHDL में परिभाषित किया गया है।

तस्वीर पर क्लिक करके TINACloud के साथ ऑनलाइन सिमुलेशन चलाएं

रनिंग एनालिसिस / डिजिटल VHDL सिमुलेशन, निम्न आरेख देता है:

यदि आप “काउंटर” ब्लॉक पर क्लिक करते हैं और एचडीएल लाइन में… बटन दबाते हैं तो आप वीएचडीएल कोड को काउंटर को परिभाषित करते हुए देख सकते हैं

पुस्तकालय यानी; ieee.std_logic_1164.all का उपयोग करें; ieee.std_logic_arith.all का उपयोग करें; -------------------------------------------------- - ENTITY काउंटर पोर्ट (घड़ी: std_logic में; क्लियर: std_logic में; QA, QB, QC, QD: std_logic); END काउंटर; -------------------------------------------------- - काउंटर का ARCHITECTURE behv सिग्नल है Pre_Q: अहस्ताक्षरित (3 डाउनो 0); BEGIN - काउंटर प्रक्रिया का व्यवहार विवरण (घड़ी, स्पष्ट) शुरू होता है अगर स्पष्ट = '1' तो Pre_Q <= "0000"; elsif (घड़ी = '1' और clock'event) तो QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; अगर अंत; प्रक्रिया समाप्त; अंत behv; 

टीना में आप वीएचडीएल कोड को बदल सकते हैं और तुरंत प्रभाव देख सकते हैं।

लाइन बदलो Pre_Q <= Pre_Q + 1; से ऊपर Pre_Q <= Pre_Q + 2; और संवाद बंद करें।

अब विश्लेषण / डिजिटल वीएचडीएल सिमुलेशन निम्नलिखित आरेख देता है: