10। FET एम्पलीफायर डिजाइन - टीना और टिनक्लाउड

FET एम्पलीफायर डिजाइन

अब हम FET एम्पलीफायर के डिजाइन के लिए इस अध्याय में पहले प्रस्तुत FET एम्पलीफायर विश्लेषण के विस्तार का पता लगाते हैं। हम डिज़ाइन समस्या में अज्ञात को परिभाषित करने का प्रयास करेंगे, और फिर इन अज्ञात के लिए हल करने के लिए समीकरण विकसित करेंगे। जैसा कि अधिकांश इलेक्ट्रॉनिक्स डिजाइन में, समीकरणों की संख्या अज्ञात की संख्या से कम होगी। अतिरिक्त बाधाओं को कुछ निश्चित उद्देश्यों (जैसे, न्यूनतम लागत, पैरामीटर परिवर्तनों के कारण प्रदर्शन में कम भिन्नता) को पूरा करने के लिए स्थापित किया जाता है।

10.1 सीएस एम्पलीफायर

एक सीएस एम्पलीफायर की डिजाइन प्रक्रिया इस खंड में प्रस्तुत की गई है। हम JFET और एक संगठित प्रक्रिया के लिए कमी MOSFET एम्पलीफायर डिजाइन को कम करेंगे। जबकि यह प्रकट हो सकता है

एक बहुत ही नियमित प्रक्रिया के लिए डिजाइन को कम करना, आपको खुद को यह विश्वास दिलाना चाहिए कि आप प्रत्येक चरण की उत्पत्ति को समझते हैं क्योंकि बाद में कई बदलावों की आवश्यकता हो सकती है। यदि आप एक सीएस एम्पलीफायर डिजाइन करने के लिए करते हैं, तो हम बिना सोचे समझे "प्लग इन" करें, हम आपके सामने इस चर्चा के पूरे बिंदु को याद कर रहे हैं। एक इंजीनियर के रूप में, आप उन चीजों को करना चाहते हैं जो हैं नहीं दिनचर्या। एक संगठित दृष्टिकोण के लिए सिद्धांत को कम करना आप क्या कर रहे होंगे। आप केवल उन दृष्टिकोणों को लागू नहीं करेंगे जो आपके लिए पहले से ही दूसरों ने किए हैं।

एम्पलीफायरों को लाभ की आवश्यकताओं को पूरा करने के लिए डिज़ाइन किया गया है ताकि वांछित विनिर्देशों को ट्रांजिस्टर की सीमा के भीतर हो। आपूर्ति वोल्टेज, लोड प्रतिरोध, वोल्टेज लाभ और इनपुट प्रतिरोध (या वर्तमान लाभ) आमतौर पर निर्दिष्ट होते हैं। डिजाइनर का काम प्रतिरोध मूल्यों का चयन करना है R₁, R₂, R_D, तथा R_S। चित्रा 40 का संदर्भ लें क्योंकि आप प्रक्रिया में चरणों का पालन करते हैं। यह प्रक्रिया मानती है कि एक उपकरण का चयन किया गया है और इसकी विशेषताओं को जाना जाता है।

चित्रा 40 JFET CS एम्पलीफायर

सबसे पहले, FET विशेषता घटता के संतृप्ति क्षेत्र में एक क्यू-बिंदु का चयन करें। उदाहरण के लिए चित्रा 40 (b) के घटता देखें। इससे पहचान होती है V_{डीएसक्यू}, V_GSQ, तथा I_DQ.

अब हम आउटपुट लूप में दो प्रतिरोधों के लिए हल करते हैं, R_S और R_D। चूंकि दो अज्ञात हैं, हमें दो स्वतंत्र समीकरणों की आवश्यकता है। हम लिखने से शुरू करते हैं dc नाली स्रोत लूप के आसपास केवीएल समीकरण,

(58)

दो प्रतिरोधों की उपज के लिए हल

(59)

(60)

प्रतिरोध, R_D, इस समीकरण में एकमात्र अज्ञात है। के लिए हल R_D द्विघात समीकरण में परिणाम दो समाधान होते हैं, एक नकारात्मक और एक सकारात्मक। यदि सकारात्मक समाधान में परिणाम है R_D > K₁, इस प्रकार एक नकारात्मक का अर्थ है R_S, एक नया Q- बिंदु चुना जाना चाहिए (यानी, डिज़ाइन को पुनरारंभ करें)। यदि सकारात्मक हल निकलता है R_D < K₁, हम आगे बढ़ सकते हैं।

अब जब कि R_D ज्ञात है, हम हल करते हैं R_S समीकरण (59), ड्रेन-टू-सोर्स लूप समीकरण का उपयोग करना।

(61)

- R_D और R_S ज्ञात है, हमें केवल खोजने की जरूरत है R₁ और R₂.

हम गेट-सोर्स लूप के लिए KVL समीकरण को फिर से लिखना शुरू करते हैं।

(62)

वोल्टेज, V_GS, विपरीत ध्रुवीयता से है V_DD। इस प्रकार पद I_DQR_S से अधिक होना चाहिए V_GSQ परिमाण में। अन्यथा, V_GG से विपरीत ध्रुवीयता होगी V_DD, जो समीकरण (62) के अनुसार संभव नहीं है।

अब हम हल करते हैं R₁ और R₂ यह मानते हुए कि V_GG पाया है एक ही बहुरूपता as V_DD। इन अवरोधक मानों का मान ज्ञात करके किया जाता है R_G वर्तमान-लाभ समीकरण से या इनपुट प्रतिरोध से। हम हल करते हैं R₁ और R₂.

(63)

मान लीजिए कि समीकरण (62) में परिणाम है V_GG वह है विपरीत polarity of V_DD। जिसका समाधान संभव नहीं है R₁ और R₂। आगे बढ़ने का व्यावहारिक तरीका है V_GG = 0 V. इस प्रकार, . के बाद से V_GG समीकरण (62) द्वारा निर्दिष्ट किया गया है, पहले की गणना मूल्य R_S अब संशोधित करने की आवश्यकता है।

चित्रा 41 - सीएस एम्पलीफायर

चित्रा 41 में, जहां एक संधारित्र का उपयोग एक भाग को बायपास करने के लिए किया जाता है R_S, हम के नए मूल्य का विकास R_S के रूप में इस प्रकार है:

(64)

के मूल्य R_{एनडीसी} is R_S1 + R_S2 और का मूल्य R_थैली is R_S1.

अब जब हमारे पास एक नया है R_{एनडीसी}, हम डिजाइन में पहले के कई चरणों को दोहराना चाहिए। हम एक बार फिर से निर्धारित करते हैं R_D ड्रेन-टू-सोर्स लूप के लिए केवीएल का उपयोग करना।

(65)

डिजाइन की समस्या अब दोनों की गणना में से एक बन गई है R_S1 और R_S2 इसके बजाय केवल एक स्रोत रोकनेवाला खोजने के लिए।

के लिए एक नए मूल्य के साथ R_D of K₁ - आर_{एनडीसी}, हम समीकरण (60) की वोल्टेज लाभ अभिव्यक्ति के साथ चलते हैं R_थैली इसके लिए उपयोग किया जाता है ac के बजाय समीकरण R_S। निम्नलिखित अतिरिक्त चरणों को डिज़ाइन प्रक्रिया में जोड़ा जाना चाहिए:

हम ढूंढे R_थैली (जो बस है R_S1) वोल्टेज लाभ समीकरण से

(66)

R_थैली इस समीकरण में केवल अज्ञात है। इसके लिए समाधान, हम पाते हैं

(67)

मान लीजिए कि अब R_थैली सकारात्मक पाया जाता है, लेकिन से कम है R_{एनडीसी}। यह वांछनीय स्थिति है

(68)

तब हमारा डिजाइन पूरा हो गया है और

(69)

मान लो कि R_थैली सकारात्मक पाया जाता है लेकिन अधिक से अधिक से R_{एनडीसी}। एम्पलीफायर को वोल्टेज लाभ और क्यू-पॉइंट के साथ नहीं चुना जा सकता है। एक नया क्यू-पॉइंट चुनना होगा। यदि वोल्टेज लाभ बहुत अधिक है, तो किसी भी क्यू-पॉइंट के साथ डिजाइन को प्रभावित करना संभव नहीं हो सकता है। एक अलग ट्रांजिस्टर की आवश्यकता हो सकती है या दो अलग-अलग चरणों के उपयोग की आवश्यकता हो सकती है।

10.2 सीडी एम्पलीफायर

अब हम CD JFET एम्पलीफायर के लिए डिज़ाइन प्रक्रिया प्रस्तुत करते हैं। निम्नलिखित मात्राएँ निर्दिष्ट की गई हैं: वर्तमान लाभ, भार प्रतिरोध और V_DD। वर्तमान लाभ के बजाय इनपुट प्रतिरोध को निर्दिष्ट किया जा सकता है। निम्न प्रक्रिया का अध्ययन करते हुए चित्र 39 के परिपथ का संदर्भ लें। एक बार फिर, हम आपको याद दिलाते हैं कि सिद्धांत को चरणों के एक समूह में कम करने की प्रक्रिया इस चर्चा का महत्वपूर्ण हिस्सा है - वास्तविक कदम नहीं।

पहले चित्रा 20 ("अध्याय 3: जंक्शन क्षेत्र-प्रभाव ट्रांजिस्टर (JFET)") की सहायता से FET विशेषता घटता के केंद्र में एक क्यू-बिंदु चुनें। यह कदम निर्धारित करता है V_{डीएसक्यू}, V_GSQ, I_DQ और g_m.

हम लिखकर स्रोत से जुड़े अवरोधक के लिए हल कर सकते हैं dc ड्रेन-टू-सोर्स लूप के आसपास केवीएल समीकरण।

(70)

जिससे हम पाते हैं dc के मूल्य R_S,

(71)

हम अगली खोज करते हैं ac प्रतिरोध का मूल्य, R_थैली, पुनर्व्यवस्थित वर्तमान लाभ समीकरण, समीकरण (55) से।

(72)

जहां R_G = R_in_.यदि इनपुट प्रतिरोध निर्दिष्ट नहीं है, तो आइए R_थैली = R_{एनडीसी} और समीकरण (72) से इनपुट प्रतिरोध की गणना करें। यदि इनपुट प्रतिरोध बहुत अधिक नहीं है, तो क्यू-पॉइंट स्थान को बदलना आवश्यक हो सकता है।

If R_in निर्दिष्ट किया गया है, गणना करना आवश्यक है R_थैली समीकरण (72) से। ऐसे मामलो मे, R_थैली से अलग है R_{एनडीसी}, तो हम का हिस्सा बाईपास R_S संधारित्र के साथ।

अब हम अपना ध्यान इनपुट बायस सर्किटरी की ओर लगाते हैं। हम निर्धारित करते हैं V_GG समीकरण का उपयोग करते हुए,

(73)

कोई चरण उलटा एक स्रोत अनुयायी FET एम्पलीफायर और में उत्पादित किया जाता है V_GG आपूर्ति वोल्टेज के रूप में समान रूप से एक ही ध्रुवीयता है।

अब जब कि V_GG ज्ञात है, हम के मूल्यों को निर्धारित करते हैं R₁ और R₂ पूर्वाग्रह सर्किट के बराबर थेवेन से

(74)

जेएफईटी गेट द्वारा आवश्यक नकारात्मक वोल्टेज को ऑफसेट करने के लिए आवश्यक विपरीत ध्रुवीयता वोल्टेज को विकसित करने के लिए एक एसएफ में आमतौर पर पर्याप्त नाली प्रवाह होता है। इसलिए, सामान्य वोल्टेज डिवीजन बायसिंग का उपयोग किया जा सकता है।

चित्रा 44 - आरएस के हिस्से के साथ सीडी एम्पलीफायर बाईपास

अब हम इनपुट प्रतिरोध को निर्दिष्ट करने की समस्या पर लौटते हैं। हम उस हिस्से को मान सकते हैं R_S चित्र 44 के रूप में बाईपास किया गया है, जिसके विभिन्न मूल्य हैं R_थैली और R_{एनडीसी}। हम हल करने के लिए समीकरण (71) का उपयोग करते हैं R_{एनडीसी}। अगला, हम करते हैं R_G के निर्दिष्ट मूल्य के बराबर है R_in, और समीकरण (72) का उपयोग करने के लिए हल करने के लिए R_थैली.

अगर R_थैली ऊपर की गणना की तुलना में छोटा है R_{एनडीसी}डिजाइन को दरकिनार करके पूरा किया जाता है R_S2 संधारित्र के साथ। उसे याद रखो R_थैली = R_S1 और R_{एनडीसी} = R_S1 + R_S2। अगर दूसरी तरफ, R_थैली से बड़ा है R_{एनडीसी}, क्यू-बिंदु को एक अलग स्थान पर ले जाना चाहिए। हम एक छोटे का चयन करते हैं V_DS इस प्रकार वृद्धि हुई वोल्टेज को पार किया जा सकता है R_S1 + R_S2, जो बनाता है R_{एनडीसी} बड़ा। अगर V_DS बनाने के लिए पर्याप्त रूप से कम नहीं किया जा सकता है R_{एनडीसी} से भी बड़ा R_थैली, तब एम्पलीफायर को दिए गए वर्तमान लाभ के साथ डिजाइन नहीं किया जा सकता है, R_in, और FET प्रकार। इन तीन विनिर्देशों में से एक को बदला जाना चाहिए, या आवश्यक लाभ प्रदान करने के लिए एक दूसरे एम्पलीफायर चरण का उपयोग किया जाना चाहिए।

10.3 SF बूटस्ट्रैप एम्पलीफायर

अब हम CD एम्पलीफायर की भिन्नता की जांच करते हैं जिसे रूप में जाना जाता है एसएफ (या सीडी) बूटस्ट्रैप एफईटी एम्पलीफायर। यह सर्किट एसएफ नामक एक विशेष मामला है बूटस्ट्रैप सर्किट और चित्र 45 में चित्रित किया गया है।

यहां पूर्वाग्रह स्रोत अवरोधक के एक भाग के रूप में विकसित किया गया है। यह स्रोत रोकनेवाला के हिस्से में एक संधारित्र बाईपास की आवश्यकता को कम करता है और इस प्रकार सामान्य रूप से प्राप्त की जा सकने वाली तुलना में बहुत बड़ा इनपुट प्रतिरोध प्राप्त करता है। यह डिजाइन हमें गेट प्रतिरोधक के उच्च मूल्य का उपयोग किए बिना एफईटी की उच्च प्रतिबाधा विशेषताओं का लाभ उठाने की अनुमति देता है, R_G.

चित्रा 46 के बराबर सर्किट का उपयोग सर्किट ऑपरेशन के मूल्यांकन के लिए किया जाता है

चित्रा 45 - बूटस्ट्रैप स्रोत अनुयायी

हम मानते हैं कि i_in वर्तमान में अनुमानित करने के लिए पर्याप्त रूप से छोटा है R_S2 as i₁। आउटपुट वोल्टेज तब पाया जाता है

(75)

जहां

(76)

अगर के बारे में धारणा i_in मान्य नहीं है, अभिव्यक्ति द्वारा प्रतिस्थापित किया गया है

(77)

इनपुट पैदावार पर एक KVL समीकरण v_in के रूप में इस प्रकार है:

(78)

द करेंट, i₁, एक वर्तमान-विभक्त संबंध से पाया जाता है,

(79)

समीकरणों (79) और (78) की पैदावार,

(80)

के लिए एक दूसरा समीकरण v_in लूप के माध्यम से विकसित किया जाता है R_G और R_S2 निम्नलिखित नुसार।

(81)

हम खत्म करते हैं v_in समीकरण (80) को समीकरण (81) के बराबर सेट करके और के लिए हल करें i_in प्राप्त करने के लिए

(82)

इनपुट प्रतिरोध, R_in = v_in/i_in, समीकरण के साथ समीकरण (81) को विभाजित करके पाया जाता है (82) परिणाम के साथ,

(83)

R_G इस समीकरण में केवल अज्ञात है, इसलिए हम प्राप्त करने के लिए हल कर सकते हैं,

(84)

वर्तमान लाभ है

(85)

अब हम पहले प्राप्त किए गए समीकरणों का उपयोग अवलोकन के साथ कर सकते हैं R_S- R_S2= R_S1 वर्तमान लाभ के लिए हल करने के लिए।

(86)

वोल्टेज लाभ है

(87)

ध्यान दें कि समीकरण (84) में भाजक अंश से बड़ा है, इस प्रकार यह दर्शाता है R_G<(R_in-R_S2)। यह साबित करता है कि आकार के समान क्रम के बिना एक बड़ा इनपुट प्रतिरोध प्राप्त किया जा सकता है R_G.

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